益華電腦於CDNLive!揭示20奈米世代最新技術趨勢

益華電腦(Cadence)公司的年度「CDNLive! Taiwan 2012使用者會議」已於8月7日在新竹圓滿落幕。隨著半導體產業朝20奈米世代移轉，以及業界關注的3D-IC技術亦日趨成熟，設計人員面臨的技術挑戰將更為嚴峻。

為了讓使用者掌握最新的技術趨勢，並與業界有互動交流的機會，今年度的CDNLive!活動中，除了有益華電腦晶片實現事業群資深副總裁徐季平博士談20奈米世代的EDA技術進展外，還邀請到聯發科、台積電和ARM的高階主管分享最新的市場趨勢，以及他們對當前最需解決之設計挑戰的看法。

同時，在下午的使用者會議議程中，共分為驗證、設計IP和VIP、數位設計、數位實作、類比與混合訊號、IC封裝與PCB設計等五個場次進行。除了包含Cadence報告各項產品的最新進展與發展藍圖外，多家客戶也分別介紹了利用Cadence產品進行的實際工作案例。

參與使用者會議議程的客戶包括聯發科、創意電子、奇景光電、矽統、智原、威盛、九暘電子、虹晶、瑞昱、聯詠、英業達以及和碩等，多家知名業者共同與會，是一場內容精彩豐富的技術盛會。

克服20奈米世代的設計挑戰

Cadence晶片實現事業群資深副總裁徐季平博士在「實現2x奈米時代的最佳效能、功率、面積和良率」專題演說中，揭示了Cadence針對2x奈米晶片設計的技術發展看法與方案組合。

徐博士指出，隨著製程技術進入20奈米世代，業者開始面臨更高的設計複雜度與更昂貴的設計成本挑戰。「儘管20奈米成本昂貴，但是在行動市場成為主流的趨勢帶動下，預估2020年有超過100億台互連裝置。市場需求與技術都已就緒，隨著技術持續進展，業界仍將順利移轉到20奈米世代。」

他強調，EDA是半導體產業的核心，也是晶片設計持續進展的重要關鍵。就矽晶實現領域來看，徐季平認為，傳統以來，數位、類比被視為各自為是的分開市場的情況，在過去3年來已經有了轉變。

「首先，數位分隔為兩個市場，一個是要求GHz速度以及Giga級邏輯閘數的先進節點數位設計，另一個是成熟的數位應用，雖然是主流市場，但競爭激烈，生存不易。類比市場亦然，隨著系統單晶片的整合度越來越高，高效能類比設計的重要性也日益提升。」

在此趨勢下，徐季平認為，先進驗證、低功率、GHz效能、先進節點、混合訊號、SiP/3D-IC、矽晶簽核是未來技術發展的重要關鍵，也是Cadence在矽晶實現技術領域的投資重點。Cadence將透過內部創新和外部購併雙管齊下的方式，積極開發出領先業界的技術。

進入2x奈米世代，另一個業者須面對的重要議題是，如何持續保持設計生產力。他表示，根據知名半導體業者的說法，與65奈米相較，進行20奈米設計需要5倍的人力。

不但業者的設計成本激增，對EDA業者來說，也是如此。EDA開發成本在32/28奈米節點為4~5億美元，但到22/10奈米節點增加為8億到12億美元，成長了一倍。

徐季平表示，先進節點設計工具的開發成本不但昂貴，而且需耗費數年。也因此，EDA更須重視與代工廠、客戶建立緊密的合作夥伴關係，這對業者的成功與否將扮演越來越重要的角色。

徐季平指出，Cadence與台積電、ARM的合作關係已日益緊密，我們共同完成了業界首件採用20奈米製程技術生產的ARM Cortex-A15 處理器設計投片。我們非常高興，能共同合作實現這個重要目標。

20奈米設計最重大的挑戰在於開始導入雙重曝光(double pattering)技術。徐季平表示，雙重曝光不僅是設計規則檢查(DRC)的問題，而且是影響了整個設計流程，包括自訂設計和布局與繞線(P&R)均受衝擊。

特別是，除了數位設計之外，由於類比設計對於電路幾何的敏感度更高，也讓雙重曝光的挑戰更為困難。

也因此，徐季平解釋說，為了提升因為雙重曝光導致的矽晶製造性與變易問題，設計人員必須從單元庫產生、P&R就開始納入雙重曝光的設計考量，將前端？後端設計予以融合，而不是到後段才解決這個問題。

他強調，透過與晶圓代工廠和IP業者的共同合作，已經克服了雙重曝光的挑戰，並已經有創新的設計方案就緒。

此外，20奈米設計還開始出現布局依賴效應(Layout-dependent Effect；LDE)，這是指矽晶單元的效能會受到布局中相近的其他單元而改變，這使得設計人員不能再以獨立建模的單元來預測其行為。

另一項挑戰則是同步的PPA(功率、效能、面積)最佳化設計。因為許多20奈米設計牽涉到GHz效能、複雜的時脈設計，以及多重功率域，而且為滿足行動應用需求，低功率設計將更形重要。

徐季平解釋說，以時脈為例，傳統的時脈樹合成(CTS)方法已不敷使用，我們提出了新的時脈同步最佳化(Clock concurrent optimization；CCOPT)方法論，可以顯著降低時脈樹動態功率和面積。

Cadence已完成超過30個20奈米設計，並開始進行14奈米。他強調，Cadence已建構涵蓋自訂？類比、數位、簽核、可製造性設計(DFM)、IP、實體驗證的完整20奈米設計方案，並已獲得晶圓代工廠和ARM的認證，將為協助克服設計挑戰，以優異產品掌握市場先機。

率先業界投入3D-IC工具開發

3D-IC是另一個近年來半導體產業的重要議題。徐季平表示，3D-IC在概念上其實是SiP(系統級封裝)的延伸，透過晶粒堆疊實現更佳的整合度。

他說，Cadence是業界領先的PCB設計工具業者，以此為基礎，早從2002年起就已與台積電開始就3D-IC和CoWoS技術展開合作，目前已完成7個原型晶片開發，是業界最早投入3D-IC工具開發的業者。

「10年來，Cadence一直投資於SiP和3D-IC設計功能，並等待市場的成熟。這項技術一直到去年，由於微凸塊(micro bump)良率和矽穿孔(TSV)製造等議題得到突破性的進展，才終於開始能夠更廣泛的投入實際應用。」

以台積電力推的CoWoS技術來說，Cadence便是其重要的合作夥伴。台積電也將於2012年10月發布CoWoS參考流程，其中Cadence在設計技術及必要IP的開發方面都扮演著重要的角色。

此外，徐季平指出，Cadence甫於7月宣布收購Sigrity公司。這是一間領先的訊號與電源完整性技術供應商，具備高速訊號完整性分析能力。此舉可強化Cadence在PCB和IC封裝設計的簽核工具開發，以作為3D-IC設計的基礎。

至於FinFet設計技術的進展，徐季平則表示，目前FinFet仍處於元件建模的階段，離實際應用還有一段距離。Cadence也已與相關業者合作，不過它的成熟還不會這麼快實現。

徐季平強調，Cadence是一間技術導向的公司，我們的策略就是投資於先進技術開發。不管是在20奈米或3D-IC領域，Cadence都將以領先業界的技術方案，期望能與我們的客戶與合作夥伴共創雙贏。

落實EDA 360願景 展開全方位布局

近三年來，Cadence的營收從2009年的8.5億美元逐步成長到的2010年9.3億美元，和2011年的11.4億美元，同時，今年的營收展望仍然樂觀。相較於幾年前的低潮，Cadence已展現出完全不同的態勢。

Cadence全球運營高級副總裁黃小立博士表示，其實幾年前公司營收下滑，有很大一部分是因為營收認列與會計原則變更的原因，又適逢全球景氣低迷，讓公司的做法無法獲得投資人認同。

此外，他也坦承，公司在40奈米世代朝28奈米世代移轉時，的確因為一些問題而沒有趕上業界需求。但現在，公司有了全新的經營團隊，而且更專注於先進技術的投資。

「現在，我們又重新趕上28奈米，並藉由積極投資20奈米技術，重新取得領先地位。」黃小立強調。

「我們三年前提出的EDA 360新願景，將EDA從傳統僅專注於晶片硬體設計的重心，擴展到涵蓋完整的軟？硬體平台開發，以滿足應用為核心的產品設計需求。因為現在產品的硬體功能不再是差異化因素，而是它所執行的軟體和應用程式。」

自2009年行動裝置掀起熱潮以來，我們可以看到專注於應用的發展趨勢日益成真。Cadence也將從系統、SoC、矽晶實現三個方面持續建構完整技術，並積極擴展技術組合。

舉例來說，我們在2010年收購Denali，強化設計IP和驗證IP領域；並推出Palladium XP驗證運算平台，這些都是著眼於系統設計導向的需求。

此外，由於SoC設計常需要使用不同的嵌入式記憶體，因此客戶需要高品質介面來解決高速設計的頻寬問題。有鑑於此，Cadence近來也積極強化記憶體IP產品，包括Wide I/O、DDR4、快閃記憶體NVM Express，以及先進乙太網路和PCI Express等各項IP技術。

從IP、先進節點矽晶設計、類比？混合訊號設計、系統和軟體開發工具等，Cadence正展開全面性的布局，希望能充分發揮EDA 360願景的綜效。

目前，Cadence雖然並未將營收依矽晶實現、SoC實現、與系統實現做細分，但黃小立表示，我們可以看到客戶對這三個領域的需求都同樣強勁。他認為，EDA應該以更全面的角度，以創新思維滿足半導體和系統業者的需求。

此外，黃小立還透露說，近15個月以來，Cadence展開了一項頂尖RD人才招募計畫，網羅了40到50位的一流人才，其中有許多人都是能夠成立新創公司、獨當一面的好手，像是前Broadcom網路交換器部門總經理Martin Lund，以及嵌入式軟體業者MontaVista的創辦人Jim Ready等。

這項行動，讓Cadence擁有了豐沛的研發人力資源，並將持續聚焦於先進驗證、低功率、GHz效能、先進節點、混合訊號、SiP/3D-IC、矽晶簽核等七大領域，讓Cadence的未來發展更讓人充滿期待。

重量級合作夥伴力挺 聯發科、台積電、ARM發表演說

為克服半導體產業與日俱增的設計挑戰，業界合作已是近年來市場上的重要議題。徐季平也指出，對EDA業者來說，與晶圓代工、IP業者的垂直(vertical)合作，是克服技術挑戰的關鍵因素。

在今年的CDNLive!活動中，Cadence特地邀請到聯發科、台積電和ARM三家重量級的合作廠商，揭示最新的技術進展以及與Cadence的合作關係。

聯發科以完備技術克服功率效率設計挑戰

聯發科設計技術部門副總張垂弘以「智慧型裝置面臨的功率效率設計挑戰」為題，說明聯發科如何因應近來行動裝置日益攀升的功率效率要求。

他指出，從早期的光碟機，到DVD播放機、功能手機，以及最近的智慧型手機，聯發科一直都致力於為業界提供兼具最佳成本、效能與功率效率的解決方案。

以目前採用聯發科MT6575的聯想P700行動電話為例，它的待機時間可以達到57小時，3G連續通話時間為13小時，與其他方案相比，具備非常優異的功率效率。

然而，隨著智慧型手機的功能與應用越來越多元，半導體業者無不盡力開發出高效能的應用處理器，以滿足消費者的需求，但都往往受限於有限的功率預算，使得功耗已成為手機最重要的設計議題。因此，業界試圖尋求FinFET等全新技術，以解決漏電流問題，但這仍是不夠的。

張垂弘表示，就動態電源降低的方法論來看，透過時脈閘控、動態電壓頻率縮放、可調式電壓縮放等方式，在過去已經成功節省了10倍電源，但還有甚麼方法可以再進一步降低功率？

同樣地，就降低漏電流來看，多重電壓域、電源切換等技術，也成功達到目標，但仍需開發新的技術。

因此，為了因應先進行動處理器朝SMP和big.LITTLE架構發展，聯發科建立了一個整合式CPU分析平台，希望能在功耗與效能間取得平衡。

此外，聯發科也積極建構從平台技術、軟體、電路設計、製程技術、以及設計方法論與工具的全方位功率效率技術組合，相較於其他業者，能更全面化地解決這個問題。未來，更會將封裝、散熱等技術一併納入。

他強調，其實聯發科的成功沒有秘密，關鍵在於執行力，我們會將每個技術做到最好，以維持我們的市場優勢。

台積電揭示3D-IC製造元年的到來

台積電設計與平台部門總監Frank Lee則是以「從概念到產品：3D-IC的實現」為題，暢談台積電CoWoS技術的最新進展。

CoWoS是「晶片-晶圓-基板」(Chip on Wafer on Substrate)的簡稱，它的主要目標是縮小晶片尺寸與功耗、增加頻寬和速度，並透過異質晶粒的堆疊整合，將電路板上的封裝數量降至最低。

Frank Lee表示，CoWoS的成本高，目前僅會應用在網路、PC繪圖處理器、行動處理器等高階產品。它的基礎架構涵蓋了設計工具、記憶體、晶圓製造以及後段封裝整個流程。

目前，台積電已經完成第一個異質CoWoS測試載具開發，它包含了3個晶粒，分別是40奈米DRAM、28奈米SoC和65奈米GPS，首批試產產品達到了超過99%的良率。

Frank Lee指出，台積電已經克服了矽中介層(interposer)平整度等多項技術障礙，同時EDA工具也已經就緒，預計2012年10月就將發布1.0版的設計套件與PDK。試產時程訂於2012年第四季，2013年第四季可望開始正式投產。

就EDA工具的完備情況來看，Frank Lee表示，目前不管是晶片、晶圓、基板層級的工具都已就緒，只剩下堆疊系統的熱傳分析與封裝級DFT(可測試性設計)還在開發中。而Cadence在整個CoWoS設計工具的建立中，扮演了非常重要的角色。

Frank Lee強調，2012年將是台積電3D-IC製造元年，未來業界將會看到更多CoWoS的實際應用成果。

ARM暢談行動裝置大未來

ARM台灣區總經理呂鴻祥指出，在未來的連網世界中，手機將會是消費者的應用平台核心，由此帶動更多元的創新應用。

以行動處理器來看，今年我們已經可以看到從雙核心朝4核心的移轉趨勢，整合更多的CPU與GPU；此外，電信業者積極部署LTE網路，更高的頻寬，也可望帶來更多的應用商機。

在蓬勃發展的行動市場中，呂鴻祥表示，業者應從不同角度來確保消費者的使用體驗。舉例來說，如何提升安全性，讓行動支付或是內容傳輸與分享能夠更順利的進行。以及，如何提升視覺運算功能，讓使用者介面、臉部辨識、體感控制等應用更豐富多元。

他表示，到2014年，全球累計將有50億台的手機使用者，而在雲端運算發展下，據統計每600支手機就需要一台伺服器提供服務。同時，行動運算技術，也將會擴大到家庭、汽車等各種市場。

在此趨勢下，功率效率將會是連網世界中，行動裝置與伺服器的重要設計考量。憑藉著ARM的優異低功率效能，ARM也將積極拓展伺服器市場。日前，惠普也已推出採用ARM架構的伺服器產品。

最後，呂鴻祥指出，Cadence是ARM的重要設計夥伴，可完整支援Cortex-A9、A7和A15，同時運用其CCOPT先進時脈最佳化技術，可進一步提升處理器的功率效能。

此外，隨著行動處理器朝異質化架構發展，ARM的big.LITTLE架構也帶來了許多的設計挑戰。Cadence與ARM合作，可完全支援以big.LITTLE為基礎的晶片設計，以協助業者成功實現SoC開發。