益華電腦(Cadence)公司的年度「CDNLive! Taiwan 2012使用者會議」已於8月7日在新竹圓滿落幕。隨著半導體產業朝20奈米世代移轉，以及業界關注的3D-IC技術亦日趨成熟，設計人員面臨的技術挑戰將更為嚴峻。
為了讓使用者掌握最新的技術趨勢，並與業界有互動交流的機會，今年度的CDNLive!活動中，除了有益華電腦晶片實現事業群資深副總裁徐季平博士談20奈米世代的EDA技術進展外，還邀請到聯發科、台積電和ARM的高階主管分享最新的市場趨勢，以及他們對當前最需解決之設計挑戰的看法。
(左起)Cadence台灣區總經理張郁禮、全球運營高級副總裁黃小立、晶片實現事業群資深副總裁徐季平於2012 CDNLive!台灣會場合影。 |
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Cadence晶片實現事業群資深副總裁徐季平博士，揭示Cadence針對2x奈米晶片設計的技術發展看法與方案組合。 |
同時，在下午的使用者會議議程中，共分為驗證、設計IP和VIP、數位設計、數位實作、類比與混合訊號、IC封裝與PCB設計等五個場次進行。除了包含Cadence報告各項產品的最新進展與發展藍圖外，多家客戶也分別介紹了利用Cadence產品進行的實際工作案例。
參與使用者會議議程的客戶包括聯發科、創意電子、奇景光電、矽統、智原、威盛、九暘電子、虹晶、瑞昱、聯詠、英業達以及和碩等，多家知名業者共同與會，是一場內容精彩豐富的技術盛會。
克服20奈米世代的設計挑戰Cadence晶片實現事業群資深副總裁徐季平博士在「實現2x奈米時代的最佳效能、功率、面積和良率」專題演說中，揭示了Cadence針對2x奈米晶片設計的技術發展看法與方案組合。
徐博士指出，隨著製程技術進入20奈米世代，業者開始面臨更高的設計複雜度與更昂貴的設計成本挑戰。「儘管20奈米成本昂貴，但是在行動市場成為主流的趨勢帶動下，預估2020年有超過100億台互連裝置。市場需求與技術都已就緒，隨著技術持續進展，業界仍將順利移轉到20奈米世代。」
他強調，EDA是半導體產業的核心，也是晶片設計持續進展的重要關鍵。就矽晶實現領域來看，徐季平認為，傳統以來，數位、類比被視為各自為是的分開市場的情況，在過去3年來已經有了轉變。
「首先，數位分隔為兩個市場，一個是要求GHz速度以及Giga級邏輯閘數的先進節點數位設計，另一個是成熟的數位應用，雖然是主流市場，但競爭激烈，生存不易。類比市場亦然，隨著系統單晶片的整合度越來越高，高效能類比設計的重要性也日益提升。」
在此趨勢下，徐季平認為，先進驗證、低功率、GHz效能、先進節點、混合訊號、SiP/3D-IC、矽晶簽核是未來技術發展的重要關鍵，也是Cadence在矽晶實現技術領域的投資重點。Cadence將透過內部創新和外部購併雙管齊下的方式，積極開發出領先業界的技術。
進入2x奈米世代，另一個業者須面對的重要議題是，如何持續保持設計生產力。他表示，根據知名半導體業者的說法，與65奈米相較，進行20奈米設計需要5倍的人力。
不但業者的設計成本激增，對EDA業者來說，也是如此。EDA開發成本在32/28奈米節點為4~5億美元，但到22/10奈米節點增加為8億到12億美元，成長了一倍。
徐季平表示，先進節點設計工具的開發成本不但昂貴，而且需耗費數年。也因此，EDA更須重視與代工廠、客戶建立緊密的合作夥伴關係，這對業者的成功與否將扮演越來越重要的角色。
徐季平指出，Cadence與台積電、ARM的合作關係已日益緊密，我們共同完成了業界首件採用20奈米製程技術生產的ARM Cortex-A15 處理器設計投片。我們非常高興，能共同合作實現這個重要目標。
20奈米設計最重大的挑戰在於開始導入雙重曝光(double pattering)技術。徐季平表示，雙重曝光不僅是設計規則檢查(DRC)的問題，而且是影響了整個設計流程，包括自訂設計和布局與繞線(P&R)均受衝擊。
特別是，除了數位設計之外，由於類比設計對於電路幾何的敏感度更高，也讓雙重曝光的挑戰更為困難。
也因此，徐季平解釋說，為了提升因為雙重曝光導致的矽晶製造性與變易問題，設計人員必須從單元庫產生、P&R就開始納入雙重曝光的設計考量，將前端／後端設計予以融合，而不是到後段才解決這個問題。
他強調，透過與晶圓代工廠和IP業者的共同合作，已經克服了雙重曝光的挑戰，並已經有創新的設計方案就緒。
此外，20奈米設計還開始出現布局依賴效應(Layout-dependent Effect；LDE)，這是指矽晶單元的效能會受到布局中相近的其他單元而改變，這使得設計人員不能再以獨立建模的單元來預測其行為。
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