異構整合時代的協同設計

異構整合時代的半導體經濟價值創造源自於異構整合能以不同於晶片製程微縮的方式持續增進系統的性能，主要是靠封裝的手段整合不同功能、不同製程的多個晶片，創造高性能的新應用，從而增加經濟價值。然而這個領域的開拓不過幾年光景，而手段與以前熟悉的製程微縮迥異，許多工具與方法都還亟待發展。其中面臨的技術挑戰之一為協同設計（co-design），這是異構整合路線圖（Heterogeneous Integration Roadmap；HIR）2019版的主要章節之一。

為什麼叫協同設計呢？以前的電子線路設計僅及於晶片本身，而異構整合要提高的性能是多晶片異構整合後系統本身的整體效能，達到全局優化（global optimization）的目標，所以必然同時牽涉到晶片、封裝和電路板三個領域的設計，而這各領域的設計必須在一開始就納入其它領域的限制和考量。而且因為在同一封裝內有各式異構的晶片，必須考慮電、熱、力學、光學甚至化學性質，因此狀況比以前複雜許多。

一個HIR 2019提及的協同設計選項是以封裝為主設計領域(host domain)來上承晶片、下接電路板的設計，但這個選項可能會大幅牽動半導體乃至於電子產業分工的板塊。討論技術路線圖沒有將現存的產業分工現狀以及利益分配鏈納入考量，會讓技術路線路的推動事倍功半。

HIR 2019特別將矽光子、神經形態計算(neuromorphic computing)和量子計算挑出來討論。矽光子不算是太未來式，在原先路線圖的時程安排於2020年，實在是有商業應用上的急迫性。HIR將天線陣列、RF、RF前端列入異構整合元件於2019年，這是建構5G手機與基站的前置工作。等這些基礎建設完成後，大量資訊由這些終端與基礎設施湧入數據中心，勢必需要矽光子元件來加快資訊處理、降低功耗，所以矽光子的異構整合迫在眉睫。

矽光子晶片設計的挑戰之一是光子元件種類繁多，卻沒有統一的標準。另外光子元件無法像電子線路以曼哈頓式連線（Manhattan-style；縱、橫連線分別置於上、下層），只能在單一層內連線。還有，光子元件對熱很敏感，需要與高功耗電子模組在佈局佈線時妥善處理。目前沒有矽光子的自動化設計工具，可能的方案是擴充EDA，將光子元件的設計及模擬納入原先電路設計的系統。

將神經形態計算晶片列入未來的異構整合路線圖，多少也反映了對目前人工智慧晶片進展有限的無奈。神經型態計算晶片由於高度仿生，兼有數位、類比以及混合訊號，信噪比是個挑戰。對於神經元以及突觸的模仿方式也不限於現在所常用的非揮發性記憶體，利用電化學的元件可能引進化學物品，對於系統的可擴充性和化合物的控制也造成問題，這都是協同設計需要面臨的問題。

量子計算被列入異構整合的未來目標其實也不太令人驚訝，SEMICON Taiwan 2019就有量子計算的專門論壇。它未來勢必與由純粹半導體構成的傳統電腦整合應用，而且目前的量子計算也依賴半導體周邊線路來操作、控制、量測量子位元，譬如任意波型產生器（Arbitrary Waveform Generator；AWG）與數字化儀（digitizer）。看Google最近發表的53量子位元計算機的量子位元照片就可以看到有約1 超導體量子位元下連接有約9 的半導體控制線路晶片，這真是異構整合了。

雖然量子位元的材料與運作機制還是研究的前沿題目，但是目前大部份的量子位元需要近乎絕對零度的工作環境，讓半導體晶片能在此嚴苛的環境下還能整合使用便是協同設計的挑戰之一。量子計算機目前還處於極初始階段，雖然已有量子組合語言（Quantum Assembly Language；QASM），但在使用時仍然極不方便。有IBM Q使用經驗的當知一個量子演算法真要執行時，簡單的方法還是手動將一個一個量子邏輯閘置於量子線路上。如何整合量子演算法與量子硬體、使其如傳統電腦般的可編程是量子計算協同設計的另一個挑戰。

雖然異構整合的實施依靠封裝技術與材料的發展，但是能讓產品落實到製造環節，從而產生利潤、形成產業正向回饋循環、加速技術發展的卻是協同設計的方法與工具－它是啟動異構整合產品的鑰匙，這也是為什麼我先挑協同設計出來討論的主要理由。