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抑制行動裝置電磁干擾 從PCB設計方向著手

智能手機可用PCB載板空間有限,重點零組件布局變更不易,必須從PCB設計改善設計限制。Replacebase

行動裝置體積小巧,同時在有限的硬體構型中置入大量射頻零組件,原本在設計電路需考量的電磁干擾問題就不容易解決,又必須在成本、輕量化、高密度零組件布局上妥協,改善電磁干擾衍生問題並不容易,亦可設計源頭著手進行改善。

新一代智能設備或智慧手機,在體積與重量要求越來越小與輕量化,對於設備內部的可用PCB載板空間大幅縮小,而對設計端來說,載板縮小代表著零組件布局將會更為緊密,各種如功率元件、射頻元件、電源處理零組件比肩併列,以往在因應改善電磁干擾(Electro Magnetic Interference;EMI)問題常用的零組件布局手法或是增加各種金屬屏蔽罩方案,可能都因為可用載板空間問題跟有限空間而導致改善效用有限或是有新的設計限制。

尤其是智慧手機產品、新一代平板電腦,搭載高性能處理器、2K甚至更高解析度的屏幕、高效能記憶體等,這類電子零組件或是驅動IC其實一部分代表將是帶來設計問題的幾個大處理重點,不僅是電磁相容性問題,針對電磁高敏的零組件怎麼處理干擾,在整個PCB佈滿干擾源的問題上,必須從設計端進行改善規劃,進而將設計困境改善甚至優化,讓雜訊與抗干擾問題在設計階段就能獲得有效抑制與改善。

對於PCB設計端進行的各項改善方案,其實需要注意一個重點就是,電子產品追求效能提升、高度可攜方向發展時,原本就會讓電磁相容性問題更加嚴苛,在設計階段不可能將雜訊問題完全消弭,但實際上卻可以透過設計或零組件布局調整來進行有效抑制,本文會試著從幾個可在設計階段下手的改善對策進行討論,方向為降低整體PCB雜訊強度。

目前用來降低EMI電磁干擾的對策,大多是靠著PCB設計者在進行電路布局的多年累積嘗試錯誤經驗,或是運用PCB設計軟體進行線路模擬分析,透過設計軟體的各項模組參數因應設計線路與零組件布局模擬進行參數分析,再搭配機構或是外殼等材料參數搭配產出分析結果,透過不同結果排列組合或是變更設計進而達到將線路與零組件布局最佳化的效用。

但先前也有提及,行動裝置的PCB設計可能變更零組件布局的方案可用的設計彈性並不大,最大的原因是元件根本沒有足夠的機構空間讓設計師進行不同組合的排列配置模擬,正因為空間太小,即大幅限制了可用的配置布局組合數量,能仰賴的電磁干擾改善方案就只能運用PCB設計進行優化。

而當PCB設計跑到分析模擬階段,其實還必須搭配國 / 內電磁干擾規範要求進行對比參照,這個過程在設計階段還未有設計樣品產製時,雖成本不高,但花在開發時程與人力成本較高,然而設計終究走到樣品實際產製階段,屆時的成本投入將會更高,透過反覆驗證、測試確認,往往會令開發時程無限制的延長,進而導致前期開發費用暴增、超支。


PCB設計階段可以在各個環節加入電磁干擾優化考量,階段性地透過反覆測試驗證改善設計的干擾問題,但在進行開發前其實需注意,要檢驗樣品設計的實際電磁干擾問題幅度,其實需要靠完善的測試場地才能達到目的,若測試場地先天條件不足,稍有小幅度改善還得將設計樣品委外送測,其實也會導致測試驗證過程冗長與成本問題。

一般部署測試用的電波暗室是一個選項,可以採用室內3~4公尺區塊設置,透過限制特定頻率範圍的電界強度取得測試峰值作為測試資料。

首先,先理解設計方案中幾個影響電磁干擾的關鍵零組件與布局影響,一般智能設備多半不外乎射頻元件、功率元件與數位邏輯元件組構而成,其中RF射頻元件如無線網路收發器、藍牙收發器、天線設計等,還有中央處理器 / 副處理器、DSP、微控制器、ASIC等,另還有高頻讀寫的記憶體、快閃記憶體等,最後影響使用體驗較大的可能是顯示器的高頻驅動IC等,這些零組件基本上都會全部擠在PCB上頭,且幾乎布局配置距離彼此不到幾毫米,設計難度相對較高。

實際驗證測試時,這些重點零組件也是關注重點,設計成果的低標至少是這些零組件的電磁干擾問題必須在常規標準之下,這可確保產品出貨檢測可以拿到出貨或是市場常見的幾項重要認證,不會影響到產品出口或是銷售為優先,接著才是考量怎麼透過更近一步的設計優化來降低花在處理EMI問題的生產或開發成本,甚或透過更完善的設計提升設備抗EMI影響的運作穩定性表現。

在PCB設計階段,常用改善EMI問題的方法相當多,延續前述幾個重點零組件可能因為空間問題無法透過變更布局優化設計,這時就必須透過調整PCB設計提升相對應的表現,例如,中央處理器的時脈線路是一個大的電磁干擾問題源,或是可以說易受影響敏感的元件,在設計可以在時脈線路中增加防止電磁干擾用的濾波器與時脈產生器。

另在影像驅動IC這類高頻運行或是輸出 / 入介面,可以追加設置共模扼流相關零組件;各個重點積體電路之間的線路,尤其是店員之間的線路則可以透過設置旁路電容(Bypass Condenser)改善,透過積體電路電源端的電力供應改善,使得整體架構關鍵零組件可以更好的運作。

常見電磁干擾的PCB設計改善

一般設計流程可以先將各部分功能線路與元件布局做初步設置與連接,先使用設計模擬驗證各種線路布局可能性,找出較合宜的設計方案後即可開始試產樣片與製作樣品進行驗證測試,進樣品設計前針對設計即須對易受電磁干擾的部位關注處理可能問題,可用設計經驗判斷先處理一些可能問題,例如,訊號線返回路徑過長或轉折過多、非連續等問題時,這就有可能讓電磁干擾問題加劇,可在進樣片生產前先將PCB布局做對應調整,或是設製電源與接地的電容器件改善。

電容設置可以針對處理問題策略導入,像是真對抗電磁干擾用的電容,也可具備抑制部分雜訊效用。另在實際設計時,在積體電路元件的時脈線路、資料傳輸匯流排等,設置高頻導線的圖案(Pattern)週邊、高頻處理器側分散設置抗干擾電容,也可消除或抑制重點零組件週邊的雜訊問題。

改變PCB多層結構

行動裝置使用多層電路板相當常見,如先前提到載板面積縮小勢必需透過增加PCB層數擴展線路連接的目的,常見可將佈線設計於以積體電路實現,讓大多數的功能線路直接做在晶片中,減低PCB的線路長度與複雜度,而在無法減省的線路仍須透過多層PCB實作解決。在多層板設計終,可以針對層結構進行改善設計。

例如可在基板外側上下層做接地層包覆內部的所有訊號層,透過地線設計包覆讓內部訊號線運用焊墊內貫穿孔(Pad on Via)、雷射貫孔等加工技術,讓外部訊號線設置於內部層進行傳輸,提升資訊傳輸線路的抗干擾效用。

另在複雜線路布局常見的返回路徑設計過於迂迴的問題,使用多層電路板也可以運用多層結構縮短返回路徑迂迴問題。使用多層結構改善線路長度雖然效果顯著,但須注意PCB層數增加其實也代表的製作製程更趨繁複、有成本暴增之虞,需考量在有限的成本中發揮最大抗電磁干擾效用。

多點接地優化線路布局

電路板的返回電流,當在多層板與接地層間流動時,會產生電位差,電位差也是電磁干擾多項待處理重點之一,也可能因為透過電路板發生而產生二次雜訊問題。改善方案可以透過接地層與金屬板進行多點連接,降低電路板各局部電位差差異,同時降低接地的阻抗。

PCB週邊處理也可以有像提升EMI處理效用,例如,在PCB側面黏貼導電膠,可有效抑制PCB板內層訊號線、電源層的線路雜訊,透過與外層接地層的連接提升抗電磁干擾強度,甚至可作為達標至符合規範層級的臨門一腳,但這些加工或附加處理,也是會有成本產出,可作為改善設計效用的策略手段使用。

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