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5G/AI晶片製程極窄線寬挑戰 週邊設備需優化升級

  • DIGITIMES企劃
製程開發、模擬軟體,也需對應製程線寬縮小、分析數據量激增進行系統與效能升級。Mentor Graphics

各大廠積極推進7奈米製程進程,半導體週邊業者亦積極跟進先進製程需求推出各種解決方案,同時半導體市場也有5G通訊技術、人工智能新一代需求持續為新製程市場需求加溫。

市場對半導體先進製程需求殷切,從最新穎的5G行動通訊技術到近來超夯的人工智能、智能車等新一代半導體應用,絕大多數的新應用都期待能有新半導體製程的加入,讓終端應用模組能實現更小的體積、更低功耗、與更低廉的成本價格推出,讓新一代智能應用快速進入市場。

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新一代曝光光刻處理設備所費不貲,是半導體製程進入10奈米以下的必要投資。ASML

 

市場需求驅動高階製程  持續推進7奈米製程開發

 

目前先進半導體技術,以12奈米與7奈米最受市場關注,在12奈米部分趨於成熟後,製程研發重心轉向以7奈米或更精密製程為主,因應試產、量產等各階段的相對應解決方案,則是新一代製程能否快速投入產出重要關卡。

 

其中,EDA(Electronic design automation)設計自動化相關解決方案,是這波半導體優化製程的重要環節,因為半導體設計工具必須能適應更小線寬設計需求,線寬更小將導致製作線路、曝光條件、材料特性極限等差異產生,衍生如待分析數據量更大、更龐雜等,原有設計工具勢必需要經過擴展升級後,才能投入更小線寬的半導體設計工作。

受影響的設計工具模組包含包含設計規範檢查(Design Rule Checking;DRC)、多重曝光(Multi-Patterning)、布局繞線(Place and Route;P&R)工具等,都會因為線寬變得更密集而需要重新驗證EDA工具。

 

極窄線寬製程 設計模擬軟體須對應升級

 

同時,也是因應線寬的大幅縮小,直接的衝擊就是原有線路布局的數據運算量就會因此激增,原有EDA軟體花在DRC的耗時可能會呈倍數增加,影響設計效能,隨著新線寬縮小已是不可逆的發展趨勢,EDA工具勢必需要在運算效率上優化核心或是演算法效能,以支援更先進的半導體設計需求。

 

然而,EDA工具的另一項嚴峻考驗其實就在半導體設計的可靠度模擬驗證,可靠度表現是現今電子產品是否耐用、穩定運行的重要特性,在全新微縮線寬的製程中,相關製作程序、加工方法都已跟舊方案產生極大差距,甚至連材料特性在線寬極致縮小條件也會出現變化,這些特性上的差異在進行設計試產甚至是量產前的模擬驗證,都必須能達到結果可參照的效果,否則只會讓開發進程拖慢,多了更多試誤成本。

 

線寬縮小考驗新製程半導體可靠度表現

 

在新一代低於10奈米的線寬設計要求,半導體本身的可靠度表現一定會受到影響,碰上如靜電放電(Electrostatic Discharge;ESD)與電壓瞬變引起閂鎖效應 (latch-up)導致半導體器件失效主要原因,問題驗證都會有新的製程改善點需要處理,以強化量產製品的可靠度表現與前代產品不會產生過大差距。

 

另外,新製程通常代表原有的溝通與設計資料交換都可能出現調整與變化,為了加速設計工具與第一線開發、製造,相關溝通與系統工具也需要一同進行優化,優化成果又不能與舊系統產生大幅差距,仍須滿足開發與製造前端的用戶需求。縮小線寬對於數位邏輯功能半導體製品,所需考量的相對單純,但若是複合型態的半導體製品或是類比、RF電路混合類比/數位信號的設計方案,在相關驗證工具的設計上就會相對複雜。

 

先進製程可縮小一半體積、40%效能提升

 

尤其在新一代的5G行動通訊、AI智能科技應用方面,對於相關業者積極投入的10奈米製程,可能用不到多久就必須面臨製程優化,透過更小線寬設計縮小關鍵零組件體積、功能、提升運算效能等,新的微縮製程除了半導體本身的尺寸縮小外,對於封裝技術的特性加乘也相當重要,例如,應用2D/3D封裝技術,將幾個功能晶片整合在一個封裝體中,也會比將整個系統晶片僅用一個晶片進行設計在良率、開發難度也能有效控制,雖然封裝成本較高,但也能在可控的技術條件下完成高階製程整合。

 

現有FinFET製程已有7奈米成果,半導體業者多預估2018年高階半導體晶片將會以10奈米以下產品才能拉大技術差距,尤其7奈米方案也會在用量持續增加成為成熟製程,緊接於7奈米製程之後,下一代先進半導體製程方案會集中在更高階的5奈米方案,或是更先進的製程方案,才能因應新一代AI或高階5G通訊應用的進階需求。

 

持續追求高階製程,除了半導體性能可以獲得大跨幅的優化條件,在線寬縮小條件下也能使得晶片尺寸大幅縮減,例如,若以同樣FinFET製程成品,舊有的14奈米製品與7奈米半導體製品的功能晶片尺寸就差距快一倍,性能的增幅至少可以達到40%提升,因應高階產品的應用需求,所投入成本的效益相對顯著。

 

10奈米以下製程  考驗曝光精密加工尺寸

 

但要搶進7奈米製程,挑戰之一就是如何處理縮小線寬後的曝光程序,仍可維持舊製程的精密度水準,半導體廠導入先進製程必須在曝光設備進行升級投資,這部分是相當大的投入成本,必須導入極紫外線(Extreme Ultraviolet;EUV)光刻工具,利用通稱極紫外線的13.5nm極短波微影技術,才有能力進行極窄線寬的製程加工,也較既有準分子雷射光微影技術更有能力處理20 nm以下的精密加工尺寸。

 

EUV微影設備在光源上的優勢,仍需搭配週邊技術一同升級才能讓極窄線寬加工目的實現,如光源、光學系統、光罩設計、光阻與曝光裝置,各部份協同調校才能激發極短波長EUV光線家光的最大效益。光源部份EUV可透過高溫、高密度之電漿取得,產出EUV光源再經過光學系統調整光型、照亮反射型光罩,經由投影光學系統產出成像於光阻表面,透過光阻之光反應形成欲蝕刻的線路圖樣。

 

在EDA軟體、系統、光蝕刻技術已相繼達到7奈米成品事產與量產要求,目前主要晶圓製造商台積電、Samsung、GlobalFoundries、Intel等製造或代工廠,已將10∼7奈米甚至更高階製程節點製程技術開發,列入開發技術發展路線中,台積電號稱2018年大舉搶進7奈米世代製程、2020年規劃導入5奈米製程;Samsung與Intel規劃分別在2019、2020年進入7奈米製程。

 

 

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