Cadence實現更快、更智慧的晶片與系統設計

Paul Cunningham表示，經過初期的開發證明，機器學習確實能為EDA工具帶來顯著的效能提升，可望為EDA帶來全新的樣貌。

隨著16奈米及以下製程節點的快速進展，複雜度日益攀升的晶片設計已對EDA工具的容量、速度、與準確度帶來了全新的挑戰。Cadence研發副總裁Paul Cunningham日前來台演說，以「從系統到矽晶：更快速、更智慧」為題，介紹Cadence如何透過導入多項創新技術，包括平行架構、雲端運算、機器學習等，全方位地增強設計工具的能力，可協助設計人員更快、更智慧地完成晶片設計，以因應未來物聯網與人工智慧世代的全新商機。

特別值得一提的是，Paul Cunningham早在2002年就成立EDA新創公司Azuro，開發出創新的時脈樹合成技術，並於2011年被Cadence收購，而加入團隊。此外，他也是2017年DAC(設計自動化大會)40歲以下創新者獎項(Under-40 Innovators Award)的得主，以時脈同步最佳化技術(CCOpt)獲此殊榮。

Cunningham表示，隨著先進製程的進展，系統設計的根本挑戰正日益凸顯─亦即設計資源的成長幅度遠遠落後於設計多樣性與複雜度的持續攀升，這之間的生產力落差(Productivity Gap)要如何填補，是業界的當務之急。

他認為，要拉近落差，可從四方面著手：核心功能創新、運用軟體新趨勢、更高階的萃取(abstraction)設計，以及簡化工具間的互通性。

首先，針對核心功能創新，他強調EDA業者可透過自行開發或收購的方式，以創新技術來加速設計。舉例來說，Cadence2016年透過收購Rocketick公司，取得RocketSim邏輯模擬技術，結合其既有的Incisive平台，推出業界首創的多核心、平行運算Xcelium 平行邏輯模擬產品，能夠大幅縮短設計驗證的時間。

此外，Cadence的新款Modus測試解決方案，採用實體意識(physically-aware) 2D 壓縮架構，能夠協助設計人員縮短2倍的測試時間。

在高層次合成設計方面， Cunningham介紹了Cadence的Stratus方案，這是業界第一套能夠橫跨整個SoC設計的高階合成(HLS)平台。此方案已獲得客戶採用，用來開發4K HEVC/H.265視訊編碼器IC，結果證明能顯著提升結果品質，晶片面積縮小35%，功率僅為多重處理器系統的1/50，而且設計收斂時間減少了一半以上。

在簡化工具互通性方面，Cunningham強調，針對複雜的大規模晶片設計，往往需要進行分割設計，針對先進的混合訊號設計，包括同步的類比─數位布局規劃、全晶片時序簽核、以及系統驗證等多項要求，都要求各個工具間的共通介面，才能加速設計的整合流程。

同時，Cadence也增強了特定應用設計流程的開發。以車用晶片設計為例，為滿足功能安全性與可靠性要求，Cadence已建構完整方案，可提供通過驗證的IP、工具以及設計流程。

最後，在運用軟體新趨勢方面，主要重點在於更有效率的多工平台、雲端運算、以及機器學習等最新技術的應用。

對16奈米以下的複雜晶片來說，如何加速設計已是刻不容緩。Cadence已建立了完整的分散式數位設計流程，其Innovus實現系統採用大規模的平行架構，能夠處理大型晶片設計，並支援多核心工作站上的多執行緒功能，以及電腦網路的分散式運算功能，可提升2~3倍的運算速度。

此外，Pegasus驗證系統則是支援雲端運算的新一代DRC(設計規則檢查)解決方案。同樣地，透過採取大規模平行架構，Pegasus可幾乎線性地擴充至使用1000個CPU的運算支援，並與Innovus和Virtuoso整合，能夠實現10倍的效能提升，提供前所未有的速度與容量。

至於近來最熱門的機器學習，Cadence也開始導入，除了讓設計工具更快解決問題之外，還要透過訓練神經網路，讓EDA工具能更準確的預測結果。

Cunningham表示，機器學習在EDA領域的應用包含4個層面：提升驗證覆蓋率、預測設計流程下游的影響、預測應如何最佳化設計以提升PPA，以及將批次模式(batch-mode)任務轉變為即時的互動任務。

他介紹了目前Cadence導入機器學習技術的成果。在設計實現方面，透過在Innovus建立經過訓練的機器學習設計指引，針對10奈米設計，能提升12%的PPA結果。此外，在Virtuoso佈局套件中，則是導入了智慧式設計中(in-design)電容估算功能，能夠隨著佈局的建立，同步進行電容萃取，即時做EM相關電性的分析，以實現設計的最佳化。

Cunningham表示，經過初期的開發證明，機器學習確實能為EDA工具帶來顯著的效能提升，可望為EDA帶來全新的樣貌，而Cadence也將持續推動創新技術，以更快、更智慧的設計工具來縮短生產力落差。