Cadence數位及簽核全流程獲TSMC認證

益華電腦(Cadence Design Systems, Inc.)宣布，其全套數位及簽核流程及客製／類比工具取得TSMC的N6及N5/N5P製程技術認證。此套Cadence工具亦獲得最新的N6及N5/N5P設計規則手冊(DRM)與電路模擬(SPICE)認證，皆為推動下世代手機應用發展之鑰。Cadence及TSMC共同攜手與客戶啟動N6的生產設計及測試晶片合作。同時，Cadence及TSMC雙方也積極密切與N5/N5P客戶討論互動。

此認證的工具支持Cadence智慧系統設計策略，使客戶實現卓越的系統晶片(SoC)設計。Cadence的完整流程確保所有工具之間無縫接軌。通過下載相應的N6及N5/N5P製程設計套件(PDKs)，客戶能即時啟動設計專案。

Cadence提供已獲TSMC的N6及N5/N5P製程技術認證，完整的數位設計實現及簽核工具流程。Cadence的全套流程包括Innovus設計實現系統、Liberate Characterization、Liberate Variety統計特性分析解決方案、Quantus萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案、及Pegasus驗證系統。此外，Genus合成解決方案亦支持這些製程技術。

Cadence數位及簽核工具完整流程亦支援EUV，為客戶提供最佳的功率、效能及面積。Cadence工具同時新增強化以下功能，包括擴大EUV層支持、後段製程層模組及中段製程功能。

經TSMC的N6及N5/N5P製程技術認證的Cadence客製／數位工具，包括Spectre加速平行模擬器、Spectre X、Spectre分割模擬器、Spectre RF選項、Spectre電路模擬器、及Voltus-Fi客製電源完整性解決方案，以及由Virtuoso圖形編輯器、Virtuoso布局套裝及Virtuoso ADE產品套裝組成的Virtuoso客製IC設計平台。

TSMC先進製程技術的客製／數位增強功能，結合了加速的客製布局及路由方法，使客戶能夠提高生產率並滿足功率、密度及電遷移要求。N6已啟用通用的多網格鎖點及顏色引擎支援功能，除此之外，為N5/N5P的啟用更擴大設計規則約束的支援，亦通過基於面積的規則、不對稱上色規則、電壓依賴規則、及模擬單元支援，包括保護環及虛擬插入。

台積電設計建構行銷事業處資深處長Suk Lee表示，與Cadence的持續合作，確保了客戶在設計解決方案及服務方面的要求，得到充分的滿足及支持，TSMC將最先進的製程技術，與Cadence認證設計工具相結合的成果，使客戶在下一代手機應用的開發上，能夠憑藉更快的上市時間及成功的晶片創新，抓住成長的機會。

Cadence副總裁暨數位與簽核事業群總經理Chin-Chi Teng博士表示，為涵蓋TSMC先進的N5/N5P製程技術支援，並使客戶能夠憑藉工具而獲得最佳的PPA目標，擴大與TSMC的合作，獲得了N6的早期設計認證，並已準備好支援從N7製程技術轉換來的任何客戶。