Imec攜Cadence實現3奈米測試晶片

Imec與益華電腦(Cadence Design Systems, Inc.)宣布，經由雙方長時間深入合作，率先達成3nm測試晶片定案。實現更先進3nm晶片設計的計畫是採用極紫外光微影製程(EUV)及193浸潤(193i)微影導向設計規則，與Cadence Innovus設計實現系統與Genus合成解決方案。Imec為測試晶片運用業界通用的64位元CPU，配合客製3nm標準元件庫和TRIM金屬的流程，將繞線間距縮小至21nm。Cadence與imec攜手打造3nm實現流程的完整驗證，為新一代設計創新做好準備。

Cadence Innovus為一套大規模平行實體設計實現系統，幫助工程師實現理想的功耗、性能與面積(PPA)目標的優質設計，同時加速上市時間。Cadence Genus合成解決方案為新一代高性能RTL合成與實體合成引擎，符合最新FinFET製程節點要求，可將RTL設計產能提升多達10倍。

此項計畫測試EUV技術及193i微影規則以提供所需的解析度，同時在兩種不同的圖案假設下比較PPA目標。

Imec半導體技術與系統執行副總裁An Steegan表示，隨著製程深入到3nm節點，互連參數就更顯關鍵。在測試晶片上投入努力積極促成了互連參數的測量和最佳化，以及3nm製程的驗證。而且，Cadence數位解決方案提供此次3nm實現所需的一切。在Cadence完美整合的流程之下，這些易用的解決方案助工程團隊以高產能開發出3nm規則集。

Cadence副總裁暨數位與簽核事業群總經理Chin-Chi Teng博士表示，Imec最新科技的基礎架構實現超越業界需求的生產前創新，是Cadence的重要合作夥伴。繼Cadence與imec在2015年率先推出首款5nm測試晶片設計定案的基礎上，再次攜手以3nm測試晶片設計定案邁入新的里程碑，將為先進製程節點行動裝置設計帶來新的變革。