Cadence助力實現5/7奈米最佳PPA目標

隨著製程節點進入5/7奈米世代，當設計複雜度日益攀升、更多物理效應對準確性的影響需納入考慮、以及過度設計(over-design)也不再可行時，如何透過技術創新，協助業者在符合生產力要求的同時，仍能達到最佳的PPA(效能、功率、面積)設計目標，已是EDA業者的重要議題。

對此，Cadence推出新的全數位流程，藉由把原有的Genus(RTL合成)、Innovus(實體建置)、以及Tempus(時序簽核)和Voltus(電源簽核)等工具整合在一起，並結合機器學習功能，實現了此一目標。目前在全球前20大半導體業者中，已有17家正部署此流程，而且7奈米設計定案(tapeout)已超過150多個。

Cadence數位與簽核部門研發副總裁羅宇鋒表示，協同優化與整合設計流程的概念對EDA工具來說早已不陌生。然而，Cadence的獨特之處在於，此流程在程式碼與資料庫層級是真正的整合，在共享的基礎架構下，打造了一個可支援大量平行運算的完整流程。

iSpatial技術串連合成與建置引擎

首先，在Genus與 Innovus的整合方面，Cadence開發了新的iSpatial技術，把Innovus中功能強大的兩個引擎GigaPlace(佈線)和GigaOpt(最佳化)帶到Genus合成設計中。

羅宇鋒解釋說，「通常前端的合成設計要求要快、而後端的P&R設計要求要好，如何達到又快又好，兩全其美的目標，是我們融合這兩套工具主要思維，」

透過iSpatial技術的統一實體最佳化引擎，設計人員可在合成階段先進行部分的布局設計，由於能在前端先精確看到後端的設計結果，因此能更快地制定更佳的RTL決策。同時，此流程還提供了強大的重建(restructuring)功能，Genus中先完成的布局可交由Innovus進行增量式(incremental)布局，無需全部重新建立，大幅加速了兩個融合引擎的設計週期。

他強調，「根據客戶實際使用的結果，可以提升10%的PPA，並縮短三倍的執行時間，效益非常顯著，」

利用機器學習實現設計最佳化

另一方面，Cadence還在Innovus中導入機器學習功能，讓客戶能夠根據不同的設計專案訓練模型，透過預測性的提升，達到更佳的PPA設計結果。

運用機器學習提升設計品質，是EDA工具的新趨勢。羅宇鋒表示，此學習與推論模型均是由Cadence開發，客戶能夠輕鬆地輸入其設計資料，無須改變既有流程，便能累積經驗，實現設計最佳化。

此外，在簽核方面，Cadence亦率先業界，把電源完整性(Power Integrity)和時序簽核(Timing singoff)整合在一起，把IR壓降對時序的影響也一併同時考量，實現了真正的簽核設計。

羅宇鋒表示，從7奈米製程開始，看到了許多案例，由於IR壓降敏感度提高，晶片即使已經通過時序和IR壓降的簽核驗證，仍會失效。因此，必須在簽核時，同步考慮這兩個因素的相互干擾，才能避免此情況的發生。

為此，Cadence開發了Tempus PI(電源完整性)技術，透過共同的資料庫與模型相互分享，把Tempus和Voltus無縫整合。此技術的另一個亮點是，由於電壓敏感路徑與時序關鍵路徑不一定相同，因此，利用了機器學習技術計算敏感度，來找出電壓敏感路徑，以修正時序和IR壓降違反。藉由此真正的時序簽核技術，能夠提升設計準確度，降低IR壓降設計餘量，並實現更快的時序收斂。

羅宇鋒總結說，為5/7奈米數位晶片實現最佳PPA設計，可以說已是對科技的極致要求，功能強大的設計引擎與真正無縫的整合流程，是其中的重要關鍵，才能協助業者達到所需的效率、預測性、以及收斂性。

面對未來的3奈米設計，他認為，變異性與敏感性的持續提升，必定會為設計工具帶來更大的挑戰，新的工具思維與流程創新是不可或缺的，而這正是Cadence的強項，將持續朝整合開發方向進展，以滿足業界的先進設計需求。