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創意電子發佈業界頻寬最大、功耗最低GLink 2.0解決方案

  • 周建勳

先進客製化IC領導廠商創意電子(GUC)今日8/31宣布,推出第2代 GLink 2.0(GUC multi-die interLink) 介面,採用台積電5奈米製程與先進封裝技術,並成功完成矽驗證,可應用於人工智慧(AI)、高效能運算(HPC)及多種網路應用的多晶粒整合設計。

GLink 2.0延續上一代GLink 1.0產品的特色,可支援InFO_oS與所有類型的CoWoS(包括矽中介層與有機中介層)。GLink 2.0能完整相容GLink 1.0,在相似功耗的表現下,每條通道的傳輸速度、邊界與面積效率都可擴增為兩倍。

GLink-2.0能在1公釐邊界上,以1.3Tbps速度傳輸全雙工流量,以最有效的方式運用稀少的晶粒邊緣資源。業界多家主要AI與網通客戶已在新一代產品中導入GLink 2.0,預計自2023年起量產。

GLink 2.0功耗比其他採用封裝基板之XSR SerDes方案低2倍以上,以每10Tbps的全雙工流量計算,GLink 2.0功耗比其他基於SerDes方案減少10到15瓦,佔用的面積與邊界範圍也減少2倍以上。此外,SerDes方案消耗恆定功率,因此無論實際數據傳輸量降低或閒置,功耗仍維持不變。

GLink平行匯流排是依據實際數據傳輸量決定功耗,甚至可透過數據總線反轉(DBI)以減少數據切換率,進一步降低功耗。如此一來,與SerDes方案相比,實際工作負載的功耗可減少10至20倍。

GLink IP包含類比與數位部分,其介面可直接與使用者介面或AXI等常見匯流排連接。透過非同步FIFO,允許各種比例的傳輸與接收頻率,從而提高系統靈活性。GLink 內含連結訓練(Link Training)硬體狀態機器和運行期間自動電壓-溫度變化追蹤,使用者不需額外透過軟體操控。

不論是在生產測試或實際運作期間,GLink皆可使用備援通道替換故障通道。另外proteanTecs的通用晶片遙測(Universal Chip Telemetry;UTC)技術已經整合至GLink實體層,可在正常運作期間監控每個實體通道的訊號品質,決定是否要以備援通道替換訊號品質較差的通道,以防止系統失效並延長產品壽命。

除上述的GLink 2.0,GUC也正在開發下一代的GLink解決方案,將採用台積電5奈米與3奈米技術生產,可實現功耗相近、零錯誤的2.5Tbps/mm全雙工流量,預計於 2021年第4季及2022年第1季正式推出。

創意電子總經理陳超乾博士表示:「5G與AI為數位轉型奠定基礎,支援智慧聯網、資料中心與邊緣運算/智慧物聯網等應用,其重要推手包括HPC平台、2.5D/3D先進封裝、特殊應用積體電路(ASIC)以及可擴充的處理器等。透過GLink 2.0的完整矽驗證,創意電子承諾提供最具競爭力的先進封裝技術解決方案,為數位轉型做出貢獻。我們提供業界領先的HBM2E/3實體層與控制器、GLink 2.5D與3D晶粒對晶粒介面、CoWoS與InFO_oS先進封裝設計與製造、電氣與熱力模擬、DFT與生產測試。」

創意電子技術長Igor Elkanovich表示:「我們開發出滿足功耗大於1000瓦與超大面積ASIC的嚴苛要求之GLink IP,我們測試了所有不同運作條件下的可靠與穩定性,即便是在最嚴苛的運作場景下,GLink 2.0仍能維持零錯誤傳輸。基於對台積電2.5D與3D先進封裝技術的深度了解,我們開發出頻寬最大、功耗最低的晶粒對晶粒介面,並致力在維持低功耗與低延遲的前提下,每年提升兩倍的頻寬密度,以打造未來的CPU、GPU、DPU、AI與網路處理器。」