許多應用程式因為使用了 AI 和 ML 而發生革命性變化，因而大大提高了生產力和可用數據的品質。在本次簡報中，我們將探討 Siemens EDA 目前部署 AI/ML 的幾種方式，將 AI/ML 部署於我們的數位和混合式訊號驗證產品，以及我們認為 AI/ML 將產生重大影響的其他領域中。這些主題內容將涵蓋新的介面、引擎整合，以及設計人員在共同協作環境中使用的生產力解決方案。

ML 和 AI 技術都可以為半導體晶片設計和驗證生產力，帶來新一波的提升。作為軟體工具的核心，EDA 可以從這些技術中獲得眾多益處。

本次簡報首先將對半導體產業中使用的 ML 和 AI 技術，進行簡短的調查結果分析。接著我們將探討，OneSpin 產品如何透過其形式驗證（Formal Verification）使用案例來部署其中一些技術，藉以提升 Property 收斂與迴歸最佳化的效能與容量。在會議的最後，我們將找出自動化的全新領域，以透過 AI 大幅縮短 ASIC/FPGA 驗證週期。

該講座將會展示圍繞Catapult平臺建立之HLS設計與驗證流程以及相關工作系統，與傳統基於RTL的流程相比，如何顯著加快AL/ML硬件加速器設計。該方法學著重使用NVIDIA之開源MatchLib System C庫執行ML加速器之快速建模與綜合。該講座將會演示使用MatchLib進行的前HLS仿真如何識別和修復潛在的系統級性能問題，而這些問題通常在手工編碼RTL設計中很晚才會被發現。講座最後會分享若干客戶在採用HLS方法學後獲得的成功經驗，以此展示HLS如何協助客戶應對並解決設計與驗證之雙重挑戰。

晶片設計對於現代科技至關重要，超低電壓以及最先進的工藝製程都對基於SPICE精度的模擬驗證提出了新的挑戰。 在設計的某些階段需要幾百萬甚至幾百億次SPICE模擬才能完成，這樣暴力窮舉式的模擬方法往往不能滿足產品設計週期的要求。 Solido機器學習技術可以使設計或產品團隊以更高的精度、覆蓋率，驗證、分析以及提取設計參數，而整體反覆運算週期則縮短幾個數量級。 在此我們重點探討如何利用機器學習演算法提升設計效率，包含使用Solido Variation Designer工具實現變數感知型設計，以及使用Solido Characterization Suite工具產生並且驗證時序庫。

隨著先進製程技術不斷的演進，其複雜的程度也驅使著物理驗證(PV)這方面持續不斷變化的需求

Cabilre正擴展其基礎架構，用以支持基於機器學習(Machine Learning) 模型的檢查，和人工智能(Artificial intelligence)方面的分析。

我們將利用創新的應用程序來增強現有的PV解決方案，並支持使用者創建多方面的應用程序。

在汽車、通訊和消費等眾多行業被全球芯片短缺影響的當下，芯片良率比以往任何時候都顯得更加重要。積體電路製造商需要依靠Scan Test和 Diagnosis 來幫助defect分析 以解決良率問題。而隨著工藝變得越來越先進，設計變得越來越複雜，故障隔離技術面臨新的挑戰；提高診斷分辨率成為減少良率爬坡時間的首要任務。使用來自 Tessent YieldInsight 的機器學習，結合Tessent Diagnosis 的 layout-aware 和 cell-aware 診斷技術，為挖掘 先進節點芯片製造中 關鍵良率限制因素的根因 提供了行之有效的方法。