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摩爾定律趨緩的好解方:小晶片

  • 林育中

未來可見的chiplet設計會整合進更多的功能晶片,而其中介板的矽晶面積更大,包含許多互連和路由,是為主動式中介板。Intel

英文的字尾(suffix)“let”,好比台語中名詞字尾加一陽平聲的「啊」字,都帶有「小」的意思,像booklet是小書,piglet是小豬,而chiplet自然是小晶片。這字是昔日在CPU場域中的兩個宿敵Intel和AMD在其2017年合作計劃中提出來的,2018隨即被納入DARPA的ERI議題中,而現在已有產品依此概念設計出來了。

做chiplet的動機很簡單,是要在逐漸趨緩摩爾定律的大環境下,持續提升產品的性能和價值。如果為了整合新功能模組入晶片而加大晶片面積,於最先進製程上製造大晶片是很不划算的。而且晶片面積大了,由缺陷密度導致的良率損失也跟著增長,這些都是半導體產品設計規劃的ABC。

解決方法是讓最需要講求效能的部份在最先進製程製造,其它對效能要求沒這麼高(譬如I/O)的模組、或者有專屬製程的產品如DRAM等則另外製造。因為個別晶片變小了,因以chiplet為名。這還有額外的好處,因為功能模組化,有些chiplet可以一用再用,甚至變成公共矽智權,大幅減少設計的時間和成本。

實際的做法是多個chiplet安置於中介板(interposer)上,以封裝的方式將數個chiplet做成一個高效能的終端產品,重點是chiplet與chiplet之間的聯線之間不能犧牲太多的性能。這其實是異質整合中的一種實施方式。

Intel將這種多chiplet的平面封裝叫做EMIB(Embedded Multi-die Interconnected Bridge)。Intel還另外有花樣,叫Foveros,基本上是向上、下方向堆疊晶片。而將兩種概念合併的—就是上下晶片堆疊、左右晶片交互聯通—的叫co-EMIB,當然圖的是兼二者之利。如果要將之想像成實境,可以用吉隆坡的Petronas Towers:聳立的高塔之間,還有聯絡的空橋,連字義都像。垂直的連繫靠矽穿孔(Through Silicon Via;TSV),就是在堆疊的晶片上垂直蝕刻穿孔相連接。Intel的做法還稍有不同,矽穿孔特別大,電阻小,讓各層晶片有充足的電流可用。

AMD用chiplet概念的實做也已出爐,這是第一個用chiplet概念設計的產品,叫Zen2(又名Ryzen3000)。這是一個用3個chiplet封裝的產品,兩個用7nm製作、8核的CPU,共用一個14nm製作的I/O。而未來EPYC則將包含多個Zen2模組,理論上它還可以支持8個DDR DRAM的介面。看,這就是每個大廠魂牽夢縈的高效能計算(HPC)晶片!

未來可見的chiplet設計會整合進更多的功能晶片,而其中介板的矽晶面積更大,包含許多互連和路由,是為主動式中介板。

AMD的Zen2還有一個有趣的變化是在高速緩存上。高速緩存用SRAM製作一向耗費面積,在先進節點尤其如此。但Zen2的L1指令緩存容量從以前的64kB變成32kB,L2容量仍是512kB,L3卻倍增為16MB!AMD說改善L1預取指令的演算法、並且善用L3多出來的容量可以控制L1容量降低的影響。是否真如此,要等到測試報告出來。我比較有興趣的是否eMRAM真的上場當L3高速緩存,使得L3的位元面積變小了,所以能這麼奢侈的使用L3高速緩存?

現為DIGITIMES顧問,1988年獲物理學博士學位,任教於中央大學,後轉往科技產業發展。曾任茂德科技董事及副總、普天茂德科技總經理、康帝科技總經理等職位。曾於 Taiwan Semicon 任諮詢委員,主持黃光論壇。2001~2002 獲選為台灣半導體產業協會監事、監事長。現在於台大物理系訪問研究,主要研究領域為自旋電子學相關物質及機制的基礎研究。