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AI技術可以用來做IC設計服務嗎?

  • 賴俊豪
有些EDA公司已投入資金與人力,研究如何利用AI技術開發出更具智慧的設計工具。圖為台積電的16奈米客製化設計參考流程。(圖片來源:TSMC)

我在上篇短文”IC設計服務可以進入AI市場嗎?”樂觀地認為會有越來越多在AI領域的系統廠商為了客製化的功能以及性能/功耗的需求而開發ASIC晶片。除了少數傳統IDM ASIC廠商之外,專業做IC設計服務的領導廠商將會是很好的選擇夥伴。想必也有不少人會好奇,那IC設計服務公司可否利用AI的技術來幫客戶做設計呢?這是很有前瞻性的好問題,我也會樂觀地認為答案是肯定的。我們先來重點式地回顧一下IC設計技術30多年來的的演進。

80年代做過IC設計的老工程師應該還記得早期邏輯電路(schematic)及物理佈局(layout)都是透過互動式的編輯軟體工具,在電腦螢幕上編輯(畫)出來的。由於自動化程度不高,也只能設計如電子錶IC或電子計算機IC的簡單晶片。當時大多數的IDM內部都有CAD團隊開發簡單的電腦輔助設計工具,如仿真(Simulation)、延遲計算器(Delay Calculator)、自動佈局繞線(Auto Place and Route)工具等,提高IC設計自動化及生產力以善加利用因製程演進而倍增的電晶體或邏輯閘數量。

90年代起EDA產業蓬勃發展,自動化工具也有了突破性的創新。合成電路(Synthesis)技術取代了手畫電路,成為邏輯電路設計最核心的一環。靜態時序分析(Static Timing Analysis)用來檢查邏輯閘之間的時序正確性。形式驗證(Formal Verification)的技術可以確保合成後的電路和原先的設計功能一致。ATPG/DFT等技術提高了電路仿真的完整度及可測性,佈局繞線(APR)演算法也不斷改良,大幅縮小設計週期及晶片面積。另外還有其他工具各有其重要功能,目的都是希望確保晶片出廠之後所有功能特性都可符合原先的設計,並且能以高良率大量生產。

由於製程隨著摩爾定律(Moore’s Law)持續的演進,單位面積的電晶體數不斷的增加,IC的複雜度/整合度以及性能/功耗規格也跟著不斷提升,現有的IC設計技術及EDA工具似乎很難應付新一代的設計要求。比如說複雜度大於十億閘數、高速傳輸超過每秒100Gb、操作電壓接近或低於臨界(threshold)電壓的設計。

新的課題有待新的技術甚至全新的方法來解決。最近AI技術在其他領域頗多振奮人心的進展,有些EDA公司已投入資金與人力,研究如何利用AI技術開發出更具智慧的設計工具(註)。

IC設計服務公司雖仍需仰賴EDA夥伴的軟體工具,但有一個特別的優勢,就是每天處理巨大的設計數據,可以根據不同IC的應用(domain),經由深度學習技巧分析歸納出一些聰明的設計流程(methodology)。比如說,根據應用的特性及架構,分析關鍵路徑時序(critical path timing)並自動設定或調整時序限制(timing constraint),或預測佈局繞線時可能出現的壅塞(congestion)而彈性預留足夠的空間;或透過預先嵌入的變異監控管理(Variation Management)機制,做到晶片的自我評等(self-binning)及自我補償/校準(self-calibration)。最終將每次設計的經驗數據再反饋回歷史資料庫,作為未來設計最佳「配方」的參考。

這樣一來,IC設計工程師的工作是否會被AI技術取代呢?從過去演進的過程觀察,自動化及智慧化的提升似乎永遠趕不上晶片複雜度及規格要求的增加,IC設計產業永遠都需要更多具有更高階技能的工程師來完成下一代更複雜的晶片。

註:其中一個不錯案例可參考EE Times的文章”Machine Learning Comes to Chip Design“。另Quora”How can AI be applied to designing computer chips?”的問答串有幾篇不錯的分享。

台大電機系1981年畢業,獲加大聖塔芭芭拉分校電機碩士。在ASIC/CAD領域有多年經驗,旅美期間曾任職LSI Logic及東芝,並創設ASICtronics Solutions公司,後至台積電北美Office負責設計服務及新興客戶群。2003年返台出任創意電子總經理逾13年,期間成功帶領公司掛牌上市,並獲頒2009年國家傑出經理人獎。2016年9月退休,現任創意電子顧問、全智科技獨立董事、Wolley Inc 董事。希望在公餘之暇能積極協助台灣年輕人創新創業,提高競爭力,開拓國際市場。