中國工信部宣布DUV訊息的同時，上海微電子也發布其2023年申請的EUV專利、2024年9月專利申請公開的消息。延伸報導專家講堂：中國曝光機發展現況：DUV上海微電子的EUV使用的也是現在商業主流的二氧化碳（CO2）雷射，波長為10.6奈米。鍚的液滴（droplet）先用釹釔鋁石榴石雷射（Nd:YAG laser）打成圓盤狀後，再被CO2雷射離子化（ionized）變成鍚電漿（plasma），然後其外層電子向低能量態躍遷（transition），釋出波長約為13.5奈米的光子。之所以要用如此複雜的工序來產生EUV光源，是因為在此波長沒有自然的物質的能階差可以產生如此短的波長。選擇13.5奈米是因為波長再短一些，就變成X光（0.01奈米～10奈米）。EUV也很可能是矽基半導體技術的最後一種光源。矽的共價鍵（covalent bond）長度為0.543奈米，而要形成一個塊材，至少也要有10幾20個原子，否則介面的效應就會嚴重影響電子於其中的行徑。13.5奈米光的解析度以及應有的工程努力如加大數值孔徑等—最多再加上多重曝光—要處理這樣的臨界尺寸儘夠用了。所以上海微電子的專利的權利請求（patent claim）主要在光源之外的系統。至於原型機或量產機型的交付，沒有官方宣布或較正規新聞。2024年12月30日哈爾濱工業大學因「放電等離子體極紫外光刻光源」工作獲得中國黑龍江省的科技創新成果轉化大賽的一等獎。這獎只是地方獎項，能引起後續新聞報導自然是因為它牽涉到EUV的光源產生。它產生光源的方式與前述的以CO2雷射來離子化圓盤鍚滴粒，藉以產生13.5奈米光源的工作方式—雷射產生電漿（Laser-Produced Plasma；LPP）不同，它是施加高電壓藉以離子化鍚滴粒產生13.5奈米光源，此種方法稱放電產生電漿（Discharge-Produced Plasma；DPP）。報導中說它產生的線寬較窄（narrow linewidth）—也就是所有光的波長較集中於13.5奈米、功耗較低。二者說法都有誤導之嫌。LPP與DPP產生的EUV光都不是相干的（coherent）。如果硬要比較的話，LPP產生的光線寬較窄，但二者均可以經濾光器（filter）將線寬控制在可接受範圍內。而DPP的原始功耗較低，恰恰好成為當初與LPP競爭成為EUV光源候選人時未能雀屏中選的主要原因。在相同的能源轉換效率（energy conversion efficiency）條件下，光源較高的功率輸出代表較強的光亮度（light luminosity），可以用較短的時間完成曝光，提高曝光機吞吐量。DPP EUV能量的提升（scale up）較為困難，因此用來當量產機台的光源挑戰也更大。最後是在2025年3月在《中國激光》期刊上中國中科院上海光學精密機械研究所由林楠領導團隊所發表的〈1um激光激發固體Sn靶等離子體EUV幅射特性實驗研究〉。林楠曾服務於ASML光源團隊，對此題目的產業商業化考慮應該十分熟悉。文章中的1微米固態雷射（solid state laser）使用的就是前述用來將鍚滴粒打成盤狀的Nd:YAG雷射。固態雷射由於其體積較緊緻（compact）、電光轉換效率（electrical-to-optical conversion rate）較高（~20%），而且目前輸出功率已達千瓦級，未來可能可以提升至萬瓦級，有望取代CO2雷射，成為驅動EUV的主要雷射。文中指實驗的能量轉換效率已達3.42%，若用已商業化的1kW固態雷射，已可來做曝光驗證、光罩檢測（mask inspection）等工作，並且在一定條件下，進一步用於先進節點的臨界尺度以及疉加精度的量測。也就是說，這是一個未來EUV機台的研究起始點。產業此時的現實考慮是從CO2雷射波長10.6微米轉換成Nd:YAG雷射波長1微米對於光源次系統是一個全新的轉換，所有的工程工作必須重新來過，而且CO2雷射用於LPP EUV商業化已久，目前的成本遠低固態雷射的。所以這個工作更傾向於對未來可能發展方向的研究準備，對於目前的先進製程的突破，短期間內是使不上力的。近期的這些報導距離真正的工程實施都有相當的距離，進步也比較片面。一個EUV曝光機包括EUV光源、光學系統、真空系統、光罩版台及夾具（reticle stage and clamping）、晶圓台（wafer stage）、熱管理（thermal management）、計量和感測器（metrology and sensors）、控制電子設備（control electronics）以及軟體及韌體（firmware），大大小小的零組件計100,000個以上，其中很多零件是專為EUV機台量身定製的。建立此一龐大、複雜、精確的供應鏈隊伍的難度，可能更甚於對單一技術課題的突破，我認為這是中國在發展自有曝光機的最大挑戰。

在中美貿易戰中，美方施力的重點在於箝制中國高科技的發展的進程，特別是半導體、人工智慧和量子計算，而前二者息息相關。 在半導體方面，美國的管制近乎遍及全產業鏈，從設計工具（EDA）、產品、製程設備乃於材料的禁運，中國自然是以國產替代以提高自給率，這也是涵蓋全產業鏈的回應。 中國在半導體設備領域的弱點包括電子束測試機（e-beam tester）、離子植入機（ion implanter）和曝光機（lithography equipment）。 電子束測試機是量測機台，基本上是用來偵測除錯，不是製造過程的一部分。離子植入機—特別是高能量（~1MeV）的，對於高壓碳化矽（SiC）MOSFET的製程至關重要。現在的電動汽車電壓已早從600V邁向800V、1200V。沒有高能量離子植入機無法製作車規高壓功率元件，對於中國電子產業的零件自製率影響巨大。 最令人關注的自然是曝光機（lithography equipment）。曝光機的能力代表先進製程的終極解析度（resolution），又與先進技術節點（technology node）直接相關。先進製程的主要應用之一是與算力高度相關的各式XPU，特別是專注於人工智慧應用的GPU；另一個應用也是在人工智慧晶片架構中的高頻寬記憶體（High Bandwidth Memory；HBM）。 從2024年9月起，中國就陸陸續續的傳出各式曝光機進展的相關消息，對於全世界的半導體產業，這自然是頭等的新聞焦點。 首先是中國工信部指導目録中的DUV曝光機，在2024年9月公布。 本質上，這就是一台乾式的DUV曝光機，光源是氟化氬（ArF）的準分子（excimer）雷射，氟化氬雷射波長為193奈米 。 此曝光機的解析度為65奈米，如果假設系統中其他性質都已達最佳化，則其物鏡（objective lens；系統中用於收集光線、用以呈像的主要透鏡）的數值孔徑（NA，愈大解析度愈好）推算起來大概是0.75。如果要進一步改善解析度，還要經過另一陣子的努力以達目前產業前沿水準0.93的數值孔徑。也就是說，在光學系統的發展目前還處於較早期階段。 至於其疊加精度（overlay accuracy；上下層圖案的對齊精度）為8奈米。要能產生65奈米臨界尺寸（Critical Dimension；CD）的製程，上下層的疉加精度要達臨界尺度的20%左右，也就是13奈米。如果要做雙重曝光（double exposure），則疊加精度必須提高到13/2奈米=6.5奈米。顯然此台曝光機目前的解析度就是65奈米，而且無法透過雙重曝光的手段進一步提升製程的解析度。 再往前的路，除了前面所述在物鏡的數值孔徑需持續提升之外，另外還需要往浸潤式（immersion）方向移動，利用水的折射率（refractive index）1.44較真空的折射率1為大的因素，提高曝光機的整機解析度，這樣才可能達到28奈米的解析度。至於像FinFET這樣的精密元件，部分製程就要動用到雙重乃至於多重曝光。浸潤式曝光機使用新機制以改變波長，自然要面臨新的問題，譬如水的純淨度的控制以給水溫均勻恆定的維持等。這個部分自然也有機構早已從事研發，譬如中國中科院長春光學精密機械與物理研究所正在開發的數值孔徑為0.8的浸潤式物鏡；承擔浸潤式曝光機的光源攻關任務的是中國中科院光電院、微電子所孵化出來的科益虹源；電源模組則是由中國中科院安徽光機所的團隊承擔開發任務。多梯次技術平行開發是可以想像的技術發展方式。 自2023年以來偶有上海微電子已開始交付其28奈米浸潤式DUV的新聞，機型為SSA/800-10W，疊加精度為1.9奈米，最近一次的傳聞為2025年1月7日交付。惟上海微電子公司產品目錄無此型號，沒有官方發布，亦無可靠媒體報導。根據其型號中的10W字樣，此機型最多為原型機，因為其光源能量不足，無法支撐量產所需之吞吐量（throughput）。這條工信部指導目録的消息沒有公司送原型機（prototype）到晶圓廠用線上製程調適機台的後續報導，所以出貨與否未可知；而且從原型機到量產機，總是要有好些時日。 至於前一代的90奈米 DUV機台已自2022年交付過幾台，初期主要的問題是系統不夠穩定、down time太長、因光源功率不足（20W）致使設備吞吐量太低。所以，這條新聞對於中國積極發展曝光機國產替代的意義要重於先進技術的實際突圍。

從20奈米以後，DRAM製程開始龜速前行。從19奈米到11奈米之間，以每次1~2奈米的速度進展，跌跌撞撞地經歷1x、1y、1z、1a、1b、1c以及未來的1d，共計7個製程。雖然現在仍使用平面（planar）DRAM製程，卻早已經大幅的利用與晶圓垂直的第三維度，使得DRAM在效能、功率上，還能有實質的提升；在晶片的密度上進展比較遲緩，看來有點雞肋，但是對於有些應用—譬如高頻寛記憶體（HBM），稍為提升密度還是有實際用處的。要達到HBM每個世代的記憶體容量標準，只有特定的製程世代有能力提高到如此高容量的記憶體晶片。但是在每位元成本方面，製程的推進因為製程變得複雜，對於降低位元成本已毫無貢獻。以三星電子（Samsung Electronics）現在的1b製程為例，就使用5層EUV，因而所費不貲。DRAM市場短期內不會平白消失，但是如果其製程推進還是繼續如此緩慢，仍然會逐漸失去其高科技產業的特性；高科技產業之所以能獲取高額的利潤，是因為其科技的快速推進可以重複運作。現在DRAM製程的緩慢推進、乃至於停滯是DRAM業者共同的夢靨。10奈米以下，目前各DRAM業者共同的技術推進方向大致是3D DRAM，只有三星會在1d製程之後試圖導入垂直通道電晶體（Vertical Channel Transistor；VCT）。垂直通道電晶體基本上是將晶圓上平面電晶體的結構豎著長，減少每記憶體單元的底部面積，從傳統的6f2縮小為4f2，其中f（feature size）為半導體製程的特徴尺寸，譬如半金屬間距（half metal pitch）。這樣的製程推進，大概稍大於10奈米級製程推進一個世代的效益，然而這只是一次性的方法—下一步可沒另一個方向可以再利用了。最主要的是垂直通道電晶體與未來的3D DRAM製程完全不沾邊，研發的努力只能使用一陣子。因此並不是所有DRAM公司都做此想。3D DRAM的引入第一個問題不是為何要引入3D製程，而是為什麼到此時才引入3D製程？畢竟所有的DRAM大廠都有3D NAND的技術。當2013~2014年3D NAND技術開始被引入時，DRAM的製程也早已在25~20奈米左右，即將進入龜速前進的10奈米級製程年代。用已經成熟的3D製程技術來推進舉步維艱的DRAM製程似乎是理所當然。問題還是出在DRAM的結構上。一個線路要能夠用3D製程來製作，有幾個先決的條件。首要的是線路要有高度的重複性，無疑的，記憶體的陣列是3D製程應用的首選。在此點上，DRAM是符合的。再來是各層記憶體之間要有可以共用的材料。以TCAT（Terabit Cell Array Transistor）3D NAND的技術為例，各層之間記憶體單元的閘極控制（gate control）材料複晶（polysilicon）以及電荷陷阱（charge trap；用來儲存NAND訊號的單元）材料氮化矽（silicon nitride）是可以在各層之間共用的，因此垂直方向的製程整合相對簡單，32層的記憶體可以用4、5層光罩來完成。但是3D DRAM的結構就沒有這麼幸運，電容部分必須完全隔開以避免記憶體單元之間的訊號交談（cross talk）；通道部分因為DRAM追求高機動性（high mobility），不能用在高寬高比深溝中的輕摻雜（light doped）複晶做半導體，各層記憶體之間可以共用的材料只有字線或位元線，端看3D DRAM是要求垂直製程的簡化或面積的極小化。另外，DRAM效能遠比NAND為高，所容許的訊號延遲（latency）很低。各層記憶體之間因緊密相鄰所產生的感應電容（induced capacitance）等效應都會降低DRAM的表現以及訊號的協同，因此3D DRAM的確比3D NAND的工程問題要複雜得多，這也解釋為何3D DRAM製程遲遲沒有上路。無論如何，DRAM產業維持高科技產業特性除3D DRAM外已幾乎沒有前路，譬如以前在文獻中經常被提及的無電容（capacitorless）DRAM，其資料保留時間（data retention time）遠不能與目前的DRAM相比。2023年7月長鑫在IEEE的International Memory Workshop發表其對3D DRAM的規劃，三星也在同年的Symposium on VLSI Technology and Circuits發表其3D DRAM的技術論文。可見關於3D DRAM的議題各公司早已準備很久，只是研發結果發表的時機及場合各有考量罷了。根據長鑫的設計，2D DRAM的電容—電晶體垂直堆疊的組合在3D DRAM中就被橫擺著成為一層中的一個記憶體單元。長鑫模擬出來的記憶體單元有多大呢？橫躺的電容約500奈米、電晶體200奈米，加上字線和位元線，一個記憶體單元橫方向的尺度接近1微米。長鑫採取的製程是字線垂直到下邊的接觸平面，這個做法會讓記憶體單元的面積稍大，但是垂直的整合製程會比較簡單。在技術發展的初期，先做出來再做好是合理的策略。至於記憶體陣列旁的周邊線路（peripheral circuits），師3D NAND的故智，會在另外的晶片上製造，然後用混合鍵合（hybrid bonding）與上層的單晶（monolithic）記憶體多層陣列封裝在一起。字線和位元元線的金屬間距都是70奈米。用以前DRAM製程定義半金屬間距來看，這個起始製程大概就是35奈米節點，與3D NAND剛開始時的30~40奈米製程相彷。這樣的3D DRAM堆疊32層後，所得的記憶體容量與1b的2D製程相彷。堆疊64層後容量就與10奈米以下第一世代製程0a相彷。這個堆疊是個可以重複的進展，DRAM的高科技產業屬性因此得以維持。目前有發布大概推出時程的是三星，大概在2026~2028年之間，與2D平面製程會並存一陣子，這與3D NAND剛出來時的策略也相同。假設3D DRAM的確是可行的技術，有2點值得評論。第一個是高頻寬記憶體是否會沿著目前的方法向前推進？目前的HBM是多個DRAM晶片以先進封裝堆疊以達到較大容量，其中先進封裝的費用佔總成本的相當部分。如果記憶體容量可以用單晶的3D製程來增加，成本有可能降低。但是這是比較長遠的事。另外一個議題有關於地緣政治。長鑫在其文章中說是業界第一次揭露3D DRAM技術，其實業界各自默默研發都很久了，但是長鑫對於3D DRAM的應用可能會特別有感。一方面目前長鑫的製程大概在1z節點，與領先公司有2、3代的差距。開始採用3D DRAM製程，可以快速拉進距離，畢竟那是一個新戰場。最重要的是3D製程中，技術的重心將從光刻搬移至蝕刻，這是長鑫在EUV資源受制約的狀況下，最可能的突破口。所以各公司3D DRAM製程的實際發展狀況和開發能力外界也許看不清楚，但是長鑫比較有可能投入較多資源是合理的預期。

DRAM在1970年問世，取代以前的磁芯（magnetic core）記憶體，成為計算機馮諾伊曼架構中的一個重要模組。在1984~1985年之間，因為個人電腦及工作站的興起，DRAM變成半導體市場中市佔最大的單一產品。 因為DRAM製程的進展直接決定記憶體容量，以及DRAM有較大的市佔，有能力累積足夠的資金以投入下世代的製程研發，DRAM自問世以後就成為摩爾定律主要技術推手（technology driver）。肇因如此，自1980年代後陸續投入半導體產業的日本，以及其後的南韓、台灣，許多公司都選擇投入DRAM此一次產業，因為這代表投入半導體產業中最先進的製程。 但是DRAM的製程領先地位在2000年初不久之後首先被NAND超越，之後邏輯製程又超越NAND，成為半導體製程技術的驅動者。 DRAM開始偏離摩爾定律並不是之前促使DRAM成為技術驅動者的因素消失了。事實上，到2024年為止，記憶體仍穩佔半導體市場的4分之1左右，而是DRAM的基本結構在20奈米以下遇到尖鋭的挑戰。 DRAM的記憶體單元（unit cell）結構為1T1C，亦即一個讀取電晶體（access transistor）和一個電容。選電容當成訊息儲存單元天經地義－電容是電路三元件電阻、電感、電容中的一員。 電容上電荷的有、無代表訊息的「1」和「0」，需要讀、寫電容上的訊息時，就開啟讀寫電晶體。基礎物理教育告訴我們電容上的電荷，即使維持電容兩邊平行電板（parallel plate）的電壓差不變，電荷也會隨著時間逐漸流失。電荷流失的速度與兩片平行電板之間的距離成反比，與平行電板的面積以及在平行電板之間物質的介電常數（dielectric constant）成正比。因為電容上的電荷會隨時間流失，所以電容上的資訊必須經常更新（refresh），目前DRAM中的資訊刷新時間為64ms。 為了要控制個別的記憶單元，每一個單元的電晶體的閘極（gate）連有字線（word line），施加電壓後可以讓電晶體處於開啟狀態，可以用來執行讀、寫或更新的操作；位元線（bit line）則連接電晶體的汲極（drain），將自電容通過已開啟電晶體的電荷送到感測放大器（sense amplifier）偵測0或1的訊號。如棋盤線交錯的字線和位元線可以準確定位一記憶體單元，讓周邊線路挑選以讀寫其中訊息。以上就是DRAM運作的大概架構。 DRAM製程持續推進的挑戰，也正源自於這1T1C的架構。製程微縮的方向，與DRAM使用的電晶體以及電容所需的物理特性是朝反方向走！ 首先遇到的是電容值的問題，2000年左右的電容值必須保持在40fF（femto Farad）左右，那時的電容已開始利用晶片上的垂直方向此一維度，電容要嘛挖成深溝（trench）狀，放在電晶體旁的下方；要嘛堆壘成圓柱狀（cylinder or pillar），置於電晶體上方，也就是利用垂直於晶片的方向面積的延伸來增加電容的面積。 但是製程的微縮會讓圓柱的底部縮小，電容的面積因而減少，電容值也會隨之降低，所以必須增加電容的高度，以增加電容的面積，藉以維持電容值在一定的數值以上。以10奈米級別製程為例，電容值必須維持在10~20fF以上。 但是減少圓柱底部面積、增加圓柱高度，就是增加圓柱的寬高比（aspect ratio），這會造成蝕刻製程的難度，圓柱底部較尖銳的形狀也會造成新的電性問題，所以寬高比就停留在1：50，難以再推進。 至於電晶體，記憶體的與邏輯線路的注重不同的特性。邏輯電晶體注重效能（performance），也注重漏電流（leakage current）及其它特性；DRAM電晶體首重漏電流，因為這對電容保存訊息的能力是致命。 電晶體存在漏電流的原因之一是柵極感應汲極洩漏（Gate Induced Drain Leakage；GIDL），指的是在柵極的位勢（potential）高於汲極的位勢時，即使電晶體處於關的狀態，電流仍然會從汲極洩漏流向襯底（substrate）。 這個問題是歷年來DRAM製程推進都要面對的問題，而且愈來愈嚴苛。 DRAM近年應對這個問題的措施包含在電晶體結構的變更，包括凹槽式通道陣列電晶體（Recess Channel Array Transistor；RCAT）、鞍鰭電晶體（saddle-fin transistor）、具有閘極工作功能控制（gate work function control）的埋柵（buried gate）電晶體等結構。 但是製程微縮也是朝不利於漏電流控制的方向移動。由於電晶體通道變短，於其上的閘極對於通道上的電流操控能力變弱，這就是短通道效應（short channel effect）。漏電流的降低也高度挑戰製程研發。

如果一個產業的2種競爭策略在不同時間都有可能成為產業的主要型態，當產業的條件有所變遷後，競爭策略的廻擺也是理所當然。2012年台積電在28奈米平台製造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），這是在晶圓代工廠量產先進封裝的濫殤。注意，原先已經分割的晶圓製造和封測的2個價值鏈節點，又重新被整合在同一製造體系之下。FPGA是半導體產業快速測試IC線路的重要工具。在FPGA上一個晶片擁有數量龐大的電晶體，常常是同一邏輯製程中電晶體數目最高的晶片，因此FPGA晶粒的尺寸通常比較大，晶片的良率有相當的挑戰性。利用先進封裝CoWoS來製造FPGA的理由是先製造FPGA小晶片（chiplet）以提高良率，並且利用CoWoS的特性獲得較高頻寬、較低功耗、提升總電晶體數目等優勢。 抽象一點來講，晶片製造在物性和電性接近自然極限時，創造新經濟價值的手段必須從以前單靠製程微縮延伸到封測、甚至到系統設計方面，這價值點創造的移動也誘發競爭模式的變遷。 如果晶圓製造代工將委外封測整合入其生態系或公司只是單一公司的個別行為，2016年半導體產業將原先國際半導體技術路線圖（ITRS；International Technology Roadmap for Semiconductor）變更為異質整合路線路（HIR；Heterogeneous Integration Roadmap）則是國際半導體產業的集體意志。 ITRS專注的是傳統電晶體的縮放（traditional transistor scaling），也就是晶片製程節點的進展；HIR則轉向推動異質整合、先進封裝與系統創新（system innovation）。這是個產業認知中里程碑式的變更：半導體創造價值的方向增加了！除了極少數幾家廠商還能在先進製程持續推進外，業界協力的價值創造方向已經轉向到單一晶片製造之外的領域，特別是多晶片、異質晶片的系統整合。 這個趨勢不只發生在晶體製造的前、後端。2024年初新思科技（Synopsys）合併Ansys（主要產品為工程模擬與分析），主要原因就是在目前半導體產業演化的趨勢下，自動化設計IC線路不能只考慮晶片本身的功能和效益。晶片置入先進封裝、系統組裝的諸種物理、化學、電磁等特性，在設計伊始時就必須納入考量。 目前的晶片系統散熱考量當然是顯學。除此外，像晶片製作過程中的應力（strain）、電磁波的發射以及對處於同一堆疊其它晶片的影響、矽光子中光子的傳遞、消散以及光信號與電信號的轉換、以及在封裝後整個系統預計的表現等，都是在晶片設計時應該一路考慮到底的。也就是說，雖然仍做EDA的設計輔助本業，但是考慮的視野垂直整合完整的半導體的價值鏈，這就是新思科技從矽晶到系統（Silicon to Systems）策略。 半導體產業趨勢又轉向垂直整合。只是與最先的統包式垂直整合有很大的差異。像在晶圓代工與OSAT的垂直整合—虛擬的或實際的—只專注在製造的領域，而新思科技只專注在設計自動化領域的垂直整合。 許多在EDA還未問世時即已出現的概念如為可測試而設計（DFT；Design For Testability）、為製造而設計（DFM；Design For Manufacturing）、為可靠性而設計（DFR；Design For Reliability）、為系統而設計（DFS；Design For Systems）等現在都重新浮上檯面，成為企業的口號以及產品實施的重點。 這個趨勢也與現在流行的工程詞彙「共同最佳化」（co-optimization）有極強的關連性。製程的緩步推進已經很難為半導體提供足夠的新經濟價值，譬如DRAM從1z推進到1a製程節點只能略為改善記憶體的密度，但是每個位元的成本已經降不下來；又如邏輯製程在過去可以在晶片設計時尋求效能和功率之間的均衡，做出速度夠快又不會發燙的晶片。但在製程微縮變緩放慢後，晶片上沒有足夠的參數餘裕來兼顧二者，只能一味的追求極致的速度，而將提供電力和散熱問題留在先進封測與系統上去解決。共同最佳化的直白話就是將系統中每一成分單元和每一環節的餘裕都一起釋放出來，這就提供新垂直整合的堅實基礎。 至少我們在製造和設計的半導體次生態區看到開始垂直整合的返祖現象，其他的次生態區譬如製造設備或者材料供應商怎麼重新定位自己、制定策略呢？

在半導體產業發展迄今的70幾個年頭，有一甲子的時間整個產業的動向是解構產業價值鏈，變成單獨的價值鏈節點（value chain node）。 在1950~70年代，最早期的半導體公司如仙童半導體（Fairchild Semiconductor；1957）、美國無線電公司（RCA Semiconductor；1960s）、通用儀器（General Instrument；1960s）、德州儀器（Texas Instrument；1951）、摩托羅拉半導體（Motorola Semiconductor；1949）等，這些公司在今日半導體產業的分類都是清一色的整合設備製造商（IDM；Integrated Device Manufacturer）。 現在的IDM多指從晶片設計、晶片製造、晶片封測一路走到底的垂直整合公司，但是彼時的IDM更名符其實—它們連半導體製造及封測設備都可以一併自己製造，在50年代，這是主流。60年代，才逐漸轉向使用專業設備製造商的產品；70年代後，使用協力廠商製作的半導體製造設備才成為業界的主流業態。現在重要的半導體設備廠商如東京威力科創（Tokyo Electron；1963）、應用材料（Applied Materials；1967）等就是在60年代才成立的。 更有甚者，這些半導體晶片製造廠商本身就是電子系統廠商的一部分或者子公司，其本身成立的部分目的就是進入新科技領域以及垂直整合零、元件部分進入系統。以後進入半導體製造業的日韓廠商更是如此，其母公司幾乎清一色都是電子系統的製造商。 至於IC線路設計，當然在公司內部完成，而且因為當時的IC線路相對簡單，人工設計是常見做法（common practice）。 只有在化學用品上，半導體公司才委外向一般的化學材料公司訂制，譬如信越化學（Shin-Etsu Silicon；1953）和勝高（Sumco；1953）等。 所以在半導體產業發展的初期，現今所看到半導體產業價值鏈各節點譬如IC設計、製造設備、晶圓製造、封裝測試等，在早期的半導體產業的競爭樣態中主要以垂直整合的方式在價值鏈中獲取儘最多的價值節點以擴大競爭優勢，而反映出的公司型態就是IDM。 日月光（ASE Technology Holding；1984）和矽品（SPIL；Siliconware Precision Industries；1984）出現後開始將封裝測試從垂直整合的半導體價值鏈分割出來；雖然艾克爾（Amkor Technology；1969）很早就成立以委外組裝和測試（OSAT；Outsourced Semiconductor Assembly & Test）為主要業務的公司，但是到了日月光和矽品等出現之後，OSAT才為半導體產業的主流。 台積電（TSMC；1987）的出現讓製造價值鏈節點的分割更進一步。代工不是創新，專業代工（pure-play foundry）才是。 其實之前的IDM廠很多也都兼營代工，用以提高製造設備的稼動率（utilization rate），增加收入。如果不是這樣，也很難理解為什麼在80年代初、中期的IC設計、無晶圓廠（fabless）公司如高通（Qualcomm；1985）等如何開展他們的產品製造了。 專業代工模式初期的優勢比較，展現於客戶信賴與生態系的打造。一直到2000年後，DRAM先因為電容微縮的困難，拱手讓出半導體產業技術驅動者（technology driver）的位置、Flash短暫的替手後，邏輯製程成最終的半導產業技術驅動者。這時候專業代工模式的技術研發規模經濟開始發揮顯著效益，與IDM的商業模式競爭，在多個半導體次領域中取得優勢。 在半導體產業發展的一甲子中，產業發展的方向朝向解構產業高度整合的價值鏈，變成單獨存在的價值鏈節點，如電子設計自動化（EDA；Electronics Design Automation）、製造設備、材料、晶圓製造代工、委外組裝及測試等，並且在各價值鏈節點上，利用專注所造成的規模經濟取得競爭優勢。 特別是在邏輯線路的領域中，這個專注於單一價值節點的策略逐漸取得優勢。但是這個模式並不是在所有半導體次領域中都靈光。譬如在功率元件令域中，IDM廠商還是主流，並且大多主要廠商都是從線路設計一路做到模組（module）；記憶體產品到目前也還是以IDM為主要經營型態，原因另外為文論述。 裂解垂直整合的價值鏈成為各自獨立的價值鏈節點還能取得更高效率的運作和利潤，自有它的深層技術原因：此時的半導體發展在核心的環節如設計、製造、封測等都還留有相當的物性和電性的餘裕，各相鄰的價值節點之間可以靠共同約定的標準介面來協作，毋需太多額外的溝通，因此獨立、專注的價值節點經營可行，並且可以建立規模經濟，特別是在技術研發方面。這一點對於以後產業型態的發展持續佔有重要的影響力。

2D材料代表物質石墨烯（graphene）在2004年被發現，迄今已逾20餘年。2D材料能被迅速被推上半導體界元件研發檯面，學術界功不可沒，未來還會是如此。 2D材料為何會被應用於半導體先進元件的製程之中？原因還是要克服先進製程的短通道效應（Short Channel Effect；SCE）的負面效果。 在通道尺度的微縮過程中，通道厚度也必須跟著持續微縮，就是減薄。但是變薄的通道會造成新的問題。首先，它會使SCE益發嚴重。另外，量子效應出來了。 具體的SCE相關負面效應包括漏電流（leakage current）增加、閾值電壓變化（threshold voltage variability）、汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、載子（carriers；電子或電洞）通道狹窄等。 量子效應則主要指量子限制（quantum confinement），會在通道裡形成新的離散能階（discrete energy levels），因而使載子容易發生散射，降低載子的遷移率。 用2D材料來替代過於單薄的矽通道有點令人匪夷所思，因為2D材料乃是至薄之物－它只有單一層（monolayer）原分子。 以下面將述及的MoS2為例，它一層的厚度僅有0.7nm。 2D材料能夠當成通道使用是因為2D材料的主要特性之一：它的原分子所形成二維的平面中，所有原分子的共價鍵在形成二維平面時完全與鄰近原分子相互結合而耗盡，沒有多餘的、空閒的懸空鍵（dangling bond）。因而如果堆疊多層2D材料－譬如堆疊多層石墨烯變成石墨，層與層之間也只會產生微弱的凡德瓦力（van de Waals force；基於兩層之間電偶極相互吸引的力，遠比兩層材料直接鍵結的力為弱），這是為什麼石墨烯可以從石墨塊材上用透明膠帶（scotch tape）先粘住，然後再只撕一層石墨烯下來的原因。 材料若帶有懸空鍵，容易吸附、聚積載子，對於流經附近的載子容易發生散射，降低載子遷移率，增加電阻及功耗。2D材料顯然沒有這個問題。像最先發現的石墨烯由於等效電子質量為0，遷移率高達106 cm2/Vs，接近光速的100分之1。可惜石墨烯是半金屬（semimetal），也就是說即使FET閘極不施加電壓，通道還是導電的。它不是可以用電場控制開關的半導體。 從已知的2D材料中選取合適的通道材料有講究的，在傳導性質上它先得是個半導體，再者它的載子遷移率要高，這是當FET通道的起碼條件。 2D材料中有一個族群叫過渡金屬二硫屬化合物（Transition Metal Dichalcogenide；TMD），這是學術界最先研究的領域之一。經過上述兩個條件的篩選，二硫化鉬（molybdenum disulfide；MoS2）適合做n-FET的通道材料；二硒化鎢（tungsten diselenide；WSe2）則適合p-FET，原因是2種2D材料在成長過程中如果有自然缺陷（defects）的話，容易形成相對的n、p電性，效果有如n、p摻雜（doping）。 有了合適半導體材料當通道後，還得有合適的金屬與之匹配，在通道兩邊才能形成源極和汲極。主要的考量是在通道和金屬之間要能夠形成較低的肖特基勢壘高度（Schottky barrier height），使得載子能順利通過介面、降低電阻和功耗。依此選擇條件，適合MoS2的金屬材料為銅（Cu）和鈦（Ti），適合WSe2的金屬材料為鉑（Pt）和鈀（Pd）。 不過以上的材料考量是基於原先僅有已知1,000餘種2D材料時的最佳材料選擇。2024年發表的學術論文中，AI一口氣又搜尋出50,000多種新2D材料，工程上的選擇得重新評量一番。 在選定源極、通道、汲極的材料之後，自然還有許多的工程問題要著手解決，譬如如何將2D材料置放於晶圓上？先在其它地方生產然後轉印（transfer）到二氧化矽上，抑或者直接在二氧化矽上直接用傳統半導體工藝長薄膜？前者工序繁複，後者缺陷較多；工程從來都是妥協與取捨的考量。 2D FET什麼時候會上場呢？Imec的技術路線路顯示是在CFET之後；亦即在A7之後逐漸入場，到A2成為主流。 聽起來有點天方夜譚，但是別讓那些已經與現實量度完全脫節的節點命名所迷惑；N2不是真的2nm，A2也不是2 Angstroms。A2節點的半金屬間距（half metal pitch；過去最早用以描述製程真實臨界尺度的量度）大概在6~8nm之間，這長度至少還容得下25~30個MoS2分子共價鍵。 再進一步的2D FET演化可以是用2D金屬材料來做源極和汲極，形成真正的2D FET—各FET全都落在一個單層平面之內了。材料選擇的考慮因素除了上述儘量降低介面之間的肖特基勢壘外，還要注意介面兩邊的晶格型態以及晶格常數是否可以容許順利的鍵接。這些工程問題的解決方式的線索，首先來自於第一原理計算（first principles calculation）以及AI的材料搜尋，計算力變成工程實驗的先導。 這裡我們看到一個半導體產業有趣的現象。先進製程的應用絕大部份是為了高效能、AI晶片的製造，而這些晶片反過來又被用於半導體製程良率的提升以及新材料的開發。這是一個關係密切的良性循環，也許是半導體產業還能持續往more Moore這條路繼續前進的新動力。

在2024年底剛開過IEDM的主題演講（keynote speech），二維場效電晶體（2D Field Effect Transistor；2D FET）及奈米碳管（carbon nanotube）被提起可能成為邏輯製程的未來技術。奈米碳管FET在1998年被倡議後，逾1/4世紀終於初露曙光，原因是奈米碳管的管徑在製造過程中已經可以被有效控制。但是我認為2D FET是可能性更高的未來邏輯製程技術；除了產業界努力的推進研發之外，學術界對於2D材料地毯式的搜索以及物理、化學定性也發揮相當大的作用。2D FET是2D維材料—僅有單層（monolayer）原分子的構造—做為通道（channel）材料的FET。1個FET中，一邊有源極（source）做為訊號載子（carriers；可以是電子或電洞）的來源，其傳導性質是金屬；中間是矽，傳導性質是半導體；另一邊是汲極（drain），用來收集載子，其傳導性質也是金屬。通道上的是二氧化矽，再上層的是閘極（gate），傳導性質是導電的。閘極施加電壓超過閾值電壓（threshold voltage）後，其電場會影響底下半導體的能帶（bandgap）分布，令其變成導體，載子就可以從源極流經通道抵達汲極被收集。2D FET就是用2D半導體材料來替代矽半導體，這實在是一次半導體產業本質上的顛覆：原來選擇矽晶圓材料最主要的理由就是矽是最合適的通道半導體材料，現在還使用矽當基材的原因則是過去圍繞著矽所發展出來龐大的工程製造體系以及設備和智財。體系和投資都太龐大了，輕易動不得。為什麼要使用2D半導體材料呢？這一切都要從短道效應（Short Channel Effect；SCE）談起。SCE是指製程微縮時，通道的長度隨之變短，因而產生對原先FET設計時預期功能的負面效應。原因是通道兩邊源極和汲極的電性已開始影響二者中間通道的性能表現了。SCE並不是新課題，它從80年代開始、或者1um製程時就開始對製程微縮的工程形成持續的挑戰。1um有多「短」？矽的共價鍵長度是0.234um，1um是400多個矽原子，理論上它就是個塊材（bulk materials），但是IC設計工程師就發現汲極感應勢壘降低（Drain-Induced Barrier Lowering；DIBL）、閾值電壓滾降（threshold voltage roll-off）及亞閾值露電增加（increased subthreshold leakage）。用白話說，FET不太受控制，電壓沒提升到設定值就自行部分開啟，漏電了。到了0.5um問題變得更加尖銳，除了以上的問題，因為通道變得更短，另外還產生熱載子注入（hot carrier injection）—載子因源極和汲極的高電場、克服材料位勢，跑到它不應該去的地方，譬如通道上方的氧化層，降低FET元件的性能及可靠性。這些問題就是邏輯製程微縮所要面臨的主要挑戰之一。早期的解決方案包括輕摻雜汲極（lightly doped drain）、柵氧化層厚度的改進（refinements in gate oxide thickness）、對通道的施以應力（strained channel）以提高其電子遷移率（electron mobility）、逆行井（retrograde well）、光環植入（halo implant）、雙柵極氧化物（dual gate oxides）、淺構槽隔離（shallow trench isolation）等原先等較傳統的半導體工程手段。到了更近年，問題益發嚴峻，比較不同的工程辦法產生了：一是採用不同的材料，譬如以金屬氮化鈦（TiN）替代導電的複晶（polysilicon），並佐以高介電質材料（high k dielectric materials）二氧化鉿（HfO2）代替原先氧化層的材料二氧化矽，用以重拾對通道開關電流的控制。另一個方向是大幅改造FET的結構，譬如在14nm變為主流的FinFET（鮨式FET），其本身就是3D結構，用以替代原先的2D平面結構（2D planar），這樣的想法持續進行中，包括現在正在量產的GAA nanosheet（環柵奈米片）以及未來的CFET（complementary FET；將NFET及PFET以堆疊而非並排的方式結合，以節省一半的晶粒尺寸），都是以新的結構來持續推進FET的效能、功耗以及面積的表現。這方面的製程推進雖然與beyond Moore的先進封裝不同而被稱為more Moore，但是可以發現現在其技術創造經濟價值的方法，已與較狹義的微縮以及傳統半導體工程手段的方式有所不同：是利用新材料、新元件架構乃至於新物理機制創造新經濟價值。這也意味著半導體研發競爭開啟典範轉移的新篇章。

日本的半導體產業還遠不到需要文藝復興的程度，中世記的黑暗從未來過。在上游的半導體材料市場日本仍佔近一半，處於絶對宰制的地位；機器設備市場也佔3分之1左右，仍然有很強的話語權。在NAND Flash、功率元件、車用半導體等元件領域均名列前茅，CIS亦如半導體材料一樣，撐起半邊天。 即使是日本自己認為積弱的半導體製造，也只是停滯在40奈米。當年只因為研發的規模不夠，所以停滯不前。如今事隔多年，想要重新推動鄰接世代技術比當年要簡單多了。但是日本志在先進製程。 肩負重振日本半導體先進製造重任的是Rapidus。Rapidus會長東哲郎曾說Rapidus面臨3個挑戰， 東哲郎還說他當初也考慮過發展成熟製程，他講的成熟製程大概是7~28奈米之間的製程。他的顧慮是既存公司的設備大概已折舊殆盡，Rapidus以一個新進者使用新設備、高折舊費會讓競爭增加難度。 這個理由其實沒有那麼決定性，卻恰巧幸運的避開自2018年中美貿易戰後中國廠商對於半導體製程設備的連續防禦性備貨採購。這些積累的設備採購當然會轉變成產能。到了2027年時，預計中國的成熟製程產能會佔全世界的一半。而成熟製程市場的紅海其實早已開始了，看看各成熟製程代工廠的稼動率雖然維持高檔，而利潤率都逐漸下滑即可知曉。這是一個Rapidus幸運的正確抉擇。 東哲郎認為Rapidus主要的挑戰有三：技術是否能真正量產、客戶與市場定位以及籌資問題。在我來看，問題還可以再簡化。第一個是是否可以研發出2奈米製程的原型（prototype）?以日本過去的積累以及科技的實力，我認為答案是肯定的，只是時間長短的問題。但是能否進入量產，有經驗的問題，也有客戶的問題。 Rapidus的合作夥伴多是比較像研究機構的單位，像IBM、Imec、Leti等。譬如IBM最後的量產技術節點22奈米 SOI都是近10年以前的事了。之後在量產技術發生的重大變化包括AI、與先進封裝的整合等大概率是有知識、沒實務經驗的。這一點會讓量產的過程走得比較艱辛。 量產的過程需要有適合的產品來驗証製程，這個條件的成就，和顧戶與公司的定位有關。 從時間的縱深以及產業的格局來看，Rapidus的挑戰還有2個，一個是重新切入半導體先進製造的時間，一個是規模經濟，而這二者是相互關連的。 Rapidus從2奈米做起，這已相當接近摩爾定律的後段；想一想，矽的共價鍵長度不過也只0.234奈米，2奈米的長度也不過只是8個矽共價鍵長。雖然現在因為電晶體有3D結構，技術節點的命名並不真的代表臨界尺度（critical dimension），但是製程的進展已不能用簡單的微縮（shrinking）二字來形容。 從14奈米的FinFET，製程從平面變得立體；3奈米後，製程變成GAA nanosheet；A71下可能會改採CFET；A3以下有可能採取2D FET。 這些製程的推進與以前製程演進式的微縮大不相同。每一次新製程的元件都在電晶體結構、甚至在材料上有突變式的變遷。更要命的是這些變遷往往只能支撐個2、3個世代。 2、3個世代就要量子式躍遷的製程推進，意味著龐大的研究經費以及快速的研發經費攤提。這一切都需要從營業利得去找回，這也看出規模經濟的必要性。 然後東哲郎的另外2個挑戰就自然浮現了。 Rapidus的原始資金73億日圓由8家商社分攤。從2022年以來迄今日本政府投入近1兆日圓，原始資金與之相較顯得微不足道，但這只是就到2027年每月量產25,000片的花費。之後的擴張產能以及下世代製程的研發—如果是一家正常的資本主義商業公司—要從自己的盈餘中去投入、或另行募資。 照半導體產業過去的經驗，一家公司的營業額若佔全世界市場15%以上，就有能力做持續的、獨立的先進製程研發。這也解釋為什麼許多代工業者都策略性的止步於14奈米。上述的15%是在過往製程以微縮方式發展的年代的數據，對於現在快速變遷的先進製程，市佔率可能要更高一些，才可能攢夠錢做下世代製程研發。 製程研發所需要規模經濟讓Rapidus在市場定位上陷入兩難：如果維持較小營運規模，的確可以依靠利基市場存活，但是無法積存足夠盈餘持續做下世代製程研發；如果要擴大市佔率，勢必要進入主流市場及製程，無可避免的要與壟斷市場的寡頭直接交火。對於一家新創，這樣的自我定位可不妙。 所以Rapidus遇到的3個挑戰其實只是日本選擇在最困難的時間重回半導體製造環節：製程量子躍遷、產業近乎壟斷。如果在65、40奈米的時節重返，日子可能好些，但是歷史沒有如果。 所幸也因為晶圓製造環節製程發展困難，半導體產業創造價值的重擔有一部分逐漸由先進封裝肩挑起來，而先進封裝是日本過去的強項之一，這也許是機會之一。

最近半導體產業有2塊領域開始發生顯著的市場型態變遷，一塊是標準型DRAM，另一塊是成熟邏輯製程。這兩個領域是獨立領域，現在變化發生的原因類似。DRAM市場的變化是已經早早被預期的，現在才顯著發生才是意料之外。以三星電子（Samsung Electronics）為例，2010年進入30奈米量產製程，費了4年才遷移往20奈米，這已經花了過去摩爾定律所需2倍多的時間。進入10幾奈米世代後，更是舉步維艱。往往得花1、2年的時間才能向前推進2奈米。到1b（大概約12奈米）製程後，EUV必須派上用場。雖然可以減少一些多重曝光的程序，但是成本未必下降。EUV的折舊是成本中的一大塊。DRAM會先遇到摩爾定律壁障是半導體產業的通識。DRAM用來顯示資料的單元是電容上的電子。電容上的電子會隨時間而流失，資料需要用刷新電流（refresh current）來更新、維持正確性。電容值（capacitance）愈大，資料可以維持得更久。電容值與電容的面積成正比，但是製程微縮卻是讓整個元件的基地面積縮小—即使現代電容承載電子的面積其實已是垂直站立的—電容值要維持在一定的數值變得異常困難。這讓DRAM製程微縮舉步維艱。DRAM面臨摩爾壁障意味著什麼？除非有新的科技創新能突破目前所面臨的微縮與電容值方向衝突的困境，譬如3D DRAM、無電容（capacitorless DRAM）等真正能替代現行的DRAM的架構，DRAM製程的龜速演進快到盡頭了。DRAM仍是電子產業的必需品，市場很長一段時間內不容或缺。但DRAM不再是高科技產業，意即它創造經濟價值的方式不再依賴於持續的研發再投入，特別是製程的微縮；它也不是不能賺錢了，只是它的成功方程式已經變更了。雖然DRAM製程只能緩慢爬行，10幾奈米的廠房設備和極其精細的製程以及大量的資深工程師還是造成極高的進入障礙。兼之，DRAM產業也早已進入寡頭壟斷的產業型態，即使DRAM產業早已不具備高科技產的創造價值型態，在過去DRAM產業仍然難以進入。打破這脆弱平衡局面的因素是美中貿易對抗。2018年後，中國的半導體自給率的要求讓巨量資金注入這個產業，規模經濟優勢以及寡頭壟斷的情勢逐漸瓦解。DRAM產業，除了與AI發展息息相關的HBM還保有較多的持續技術創新價值外，將進入與之前完全不同的營運以及競爭模式。成熟的邏輯製程本質上也有類似的處境。成熟製程是研發先進製程後的價值最大利用，被應用於一些特定產品性價比高最適製程。要新進入這個產業，除了有上述的DRAM產業進入障礙之外，新進者也要面對先進者研發經費攤提、設備折舊完成的競爭優勢。同樣的，成熟製程的經濟價值產生也不是主要靠製程微縮。以Sony的CIS為例，從2004年的90奈米到2024年的28奈米，20年間不過只前進3個世代。其中的價值創造主要在背面照明（backside illumination）、以銅混合鍵合（copper hybrid bonding）的先進封裝整合入邏輯乃至於DRAM晶片等。所以成熟製程的節點本身也不是以高科技產業的勝利方程式來營運和競爭。將此一事實清楚擺上檯面的驅動因素，也是美中貿易對抗下中國對半導體元件自給率的要求。這些開始浮現的半導體產業真實面貌，對於想進入或著重新進入半導體產業的國家也許來的及時—半導體產業不全然是高科技產業。要踏入高科技產業、享受高科技產業持續的成長以及超額的利潤，還要避開尖銳的競爭；抑或先從比較可及的成熟製程半導體入手，卻要避開已隱隱像紅海的雷區？做怎麼樣的選擇、採取怎麼樣的策略，這是個大哉問！延伸報導專講堂：新興國家發展半導體產業的挑戰