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1兆個電晶體的半導體新紀元

台積電在A16製程將導入的晶圓背面供電技術Super Power Rail(SPR)。

兩周前SEMICON Taiwan在台北舉行,這個年度盛會聚集全球各地重要的半導體廠商及菁英,共同探討半導體未來的新技術及產業趨勢,這其中最吸睛是對於未來兩個「兆」(trillion)的預測。

第一個兆是大家比較耳熟能詳的,半導體的市場規模,會由現在的6,000多億美元,成長到2030年的破兆美元。台灣2023年的GDP是7,551億美元。

第二個會破兆的是單一封裝晶片的電晶體數目會超越1兆,目前的紀錄是NVIDIA Blackwell架構GPU內涵1,040億個電晶體,使用台積電4奈米的製程。所以要破兆,還需要10倍的成長。在1980年代,我們所探討單一晶片電晶體的數目是百萬級(million),而2000年初來到10億級(billion),又過了20年現在是兆級(trillion)。

10倍的成長在半導體界是司空見慣不足為奇,但是以10倍速度的成長且經歷過50年,幾乎所有可能的方法及創新的技術都用到了極限,所以兆級電晶體的最後一哩路將會是備極艱辛。

位於比利時的Imec成立40年,是全球半導體相關先進技術最重要的研究機構,舉凡FinFET、EUV、nano-sheet FET等,都是其領先提出並且實現。由於其中立的立場,以及擁有先進設備及優越的人才,吸引全球大廠進駐與其合作,因此被稱為是半導體界的瑞士,所以由Imec來說明兆級電晶體的實現是最恰當不過的。

Imec在會場自家舉辦的論壇中提出CMOS 2.0的概念,也就是實現兆級電晶體所需的創新思維及技術。這除了要持續微縮電晶體的尺寸,也就是more Moore;另外還需要先進的封裝技術來配合,這就是more than Moore了。台積電已經量產3奈米製程,即將進入的2奈米,電晶體的架構會由FinFET進入到GAA(gate all around)也就是nano-sheet電晶體。但是要持續進入到1奈米以下,CMOS電晶體的架構要做結構性改變。

我們都知道CMOS(complementary MOS)是由nMOS及pMOS組合而成,由最原始的平面式(planar) CMOS到FinFET以至於GAA,2個nMOS及pMOS一直都是並排在同一平面。但是到了1奈米以下,為了更進一步的微縮,nMOS及pMOS必須要上下堆疊而非並排。也因為是上下堆疊可視為是一個電晶體,所以被稱為是CFET。可以用堆疊方法做出1個CFET,同樣的方法就可以做出2個以上CFET的堆疊,這樣兆級電晶體的晶圓不就可以實現了?

其實不然,這還要許多尖端工藝來配合。要做到1奈米等級的曝光顯影,需要使用高數值孔徑(NA=0.55)的EUV,此EUV造價不斐需要3億美元。另外,上兆個電晶體的耗電會輕易地超過1,000瓦,為了節省電力的消耗,研究人員提出晶圓背面供電的方法。

現行的晶圓不論訊號或者電源都是由晶圓上方所提供,所以電力需要經過十幾層的金屬往下,才會到達最下方需要電力來運作的電晶體。這就如同提了一桶水,走山路到到山頂去澆水,山路是愈走愈窄,好不容易到了山頂,可能只剩下半桶的水。直接由晶圓背面供電,是個立竿見影節省電力消耗的良方。

台積電在A16製程(1.6奈米)將開始使用此背面供電技術,但是該如何實現?

這需要晶圓鍵結技術(wafer to wafer bonding),包括bumpless技術。也就是將提供背面供電的電路製作在另一片晶圓上,然後與磨薄後主晶片的背面對準並鍵結,使兩片晶圓結合為一體,這個程序需要在真空下加溫及加機械力,而晶圓間的鍵結是依賴凡德瓦爾力(van der Waals force)來完成。這個技術在30多年前,我在美國當研究生時就已經發展,當時隔壁實驗室正從事MEMS的研究,需要製作一個微小的空腔,因此手工組裝一套半導體晶圓鍵結設備。沒想到當初這套技術,如今成為實現兆級電晶體的利器。

既使有了更省電的CFET及晶圓背面供電技術,然而上兆個電晶體仍舊會產生相當的熱,需要從有限的面積內帶走。Imec研究人員製作液態冷卻的微流道,將冷液體引入到晶圓表面的熱點,而將熱帶走的熱液體,由不同的流道引出,並在外部做熱交換。此微流道相當的複雜,需要將冷熱液體分流,這很難用傳統的機械加工來完成,而3D列印技術克服這個困難。

半導體的晶圓技術總是不斷地,在面對問題及解決問題的循環中匍匐前進。過往多依賴電晶體結構及晶圓製作技術來完成,現今先進封裝甚至散熱技術會扮演愈來愈重要的角色。此次SEMICON Taiwan所揭櫫的兩個兆的目標,我們相信是會達成的。

曾任中央大學電機系教授及系主任,後擔任工研院電子光電所副所長及所長,2013年起投身產業界,曾擔任漢民科技策略長、漢磊科技總經理及漢磊投資控股公司執行長。