NVIDIA CPO產品藍圖確立 台積電COUPE助攻「下一個兆美元」AI戰場
- 陳玉娟／新竹
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共同封裝光學（CPO）正逐步成為AI基礎設施的核心架構。
隨著NVIDIA最新Scale-Up CPO交換器發展藍圖確立，從Blackwell、Rubin、Rubin Ultra到Feynman世代，單一AI機櫃頻寬將從130TB/s，一路提升至突破1PB/s（Petabyte）等級，全球AI競賽已從GPU算力之爭，升級為光互連、矽光子與共同封裝光學的全面競賽。
NVIDIA執行長黃仁勳先前定調，未來AI資料中心先是「光銅並行」，短距傳輸仍以銅纜為主，然而，當AI叢集規模擴張至數十萬顆、甚至百萬顆GPU後，機櫃與機櫃之間、資料中心與資料中心間的超高速資料傳輸，將高度依賴矽光子與CPO技術。
據NVIDIA最新Scale-Up CPO交換器藍圖，Blackwell平台採用NVLink 5架構，單一GPU雙向頻寬達1.8TB/s，單顆Switch ASIC總交換頻寬達14.4TB/s，相當於115.2Tbps，NVL72機櫃總頻寬約130TB/s。
2026年Rubin世代升級至NVLink 6後，單一GPU雙向頻寬提升至3.6TB/s，Switch ASIC交換頻寬倍增至28.8TB/s，相當於230.4Tbps，NVL72機櫃總頻寬達260TB/s。
2027年Rubin Ultra導入NVLink 7後，單一GPU雙向頻寬進一步提升至7.2TB/s，Switch ASIC交換頻寬達57.6TB/s，相當於460.8Tbps，單一機櫃總頻寬提高至520TB/s。
真正轉折點將出現在2028年的Feynman世代。NVLink 8將單一GPU雙向頻寬提升至14.4TB/s，Switch ASIC交換頻寬達115.2TB/s，相當於921.6Tbps，單一機櫃總頻寬更將突破1,040TB/s，正式跨越1PB/s門檻。
短短4~5年間，單一AI機櫃頻寬需求暴增超過8倍。供應鏈人士指出，當頻寬需求邁向PB等級後，傳統銅纜在訊號衰減、功耗、散熱與延遲等方面皆已接近物理極限，光學互連與CPO已成為AI工廠持續擴張的「唯一解方」。
供應鏈業者表示，AI系統已從單一GPU產品演進至AI Factory架構。2026年Rubin平台包括Rubin NVL8 HGX與Vera Rubin NVL72系統。其中，Rubin NVL8 HGX配置8顆Logical GPU、16顆GPU Die；Vera Rubin NVL72則擴大至72顆GPU、144顆GPU Die，並採用Oberon機櫃架構。
2027年Rubin Ultra進一步擴張。Vera Rubin Ultra NVL72配置72顆GPU與288顆GPU Die；NVL144增加至144顆Logical GPU與576顆GPU Die，並開始導入Kyber機櫃架構。
NVL288系統則提升至288顆GPU與1,152顆GPU Die，由兩座Kyber機櫃構成；NVL576則配置576顆GPU與2,304顆GPU Die，由8座Oberon機櫃組成。
2028年Feynman世代將推出NVL72、NVL144及最大規模的NVL1152系統。其中，Feynman NVL1152將由8座Kyber機櫃組成，擁有1,152顆GPU，成為真正的超大型AI工廠核心運算節點。
值得注意的是，NVIDIA在機櫃對機櫃間互連技術的演進，也規劃CPO導入時程。
Rubin NVL8 HGX採用UBB PCB設計；Vera Rubin NVL72改採銅背板（Copper Backplane）；Rubin Ultra NVL144則進一步採用PCB Midplane與Flyover Cable設計；NVL288則導入PCB Midplane加Flyover Cable及Copper Backplane；而關鍵轉折出現在Rubin Ultra NVL576，將首度在機櫃間導入CPO （DR Optics），宣告Scale-Up架構開始進入光學互連時代。
最大規模的Feynman NVL1152則直接導入CPO，包括DR及密集波分多工（DWDM）架構，代表未來AI工廠內部已由電子傳輸邁向光子互連。
傳統交換器主要透過銅線將訊號傳輸至前面板，再由光模組進行光電轉換；但在CPO架構下，OE直接輸出光訊號，需先經由光纖陣列單元（FAU）完成光束轉向與耦合，再導入機內光纖。
由於單一CPO交換器內部可能配置數百條甚至上千條光纖，光纖管理複雜度大增，因此產業開始導入Shuffle Box或光纖配線模組進行整理與模組化管理。
機內光纖另一端則透過MMC、MT等高密度連接器連接至前面板，前面板再配置MPO介面及外部雷射光源模組（ELS），支援外部光纖連接與雷射光源供應。
因此，相較於傳統銅纜交換器架構，CPO系統新增FAU、機內光纖、高密度光纖配線模組、多種連接器以及外部雷射光源等大量新元件，意味著全球光通訊供應鏈將被全面重塑。
目前LPO、NPO及XPO等過渡性方案已陸續出現，然而，CPO已確立為未來大勢，現階段全力克服成本與良率問題。
以台積電COUPE技術為例，首先採用7奈米製程生產EIC，並以65奈米製程製造PIC，之後將EIC晶粒切割，與PIC晶圓進行混合鍵合，再經切割與封裝後形成光引擎，但每道製程都存在良率挑戰，由於單一CPO交換器往往整合多組OE模組，一旦任一元件失效，就可能影響整個系統可靠性，因此各製程階段均需大量導入測試，進一步推升後段成本。
此外，在OE與FAU的光纖對位過程中，由於需配置多組FAU，光纖對準精度要求極高，良率控制也成為高成本重要因素。目前CPO後段製程成本偏高，反映封測、組裝流程仍有相當大優化空間，量產導入時程及成本下降速度仍待觀察。
責任編輯：何致中
