技術與材料優化 半導體製程超越物理線寬極限

運用新材料、新製程與新結構，持續挑戰進階線寬半導體製作需求。Applied Materials

半導體科技發展一向與摩爾定律(Moore’s Law)趨勢相去不遠，但隨著生產技術持續優化，加上新一代材料科技導入半導體奈米製程，半導體的節點持續挑戰物理極限！而在半導體製程進入7奈米節點後，不僅製程前段、後段會面臨更挑戰，半導體設計也必須考量新構架、金屬導線材料，才能在兼顧運算性能、功耗與元器件尺寸上達到成品的最佳表現。

在TSMC預告2017年Q2量產10nm半導體晶片、預定7nm半導體製程將在2018年上半年進行量產、Intel也預計將10nm製程產品量產時程安排於2017下半年進行，甚至Samsung更號稱在全版極紫外光(Extreme Ultraviolet；EUV)技術加持下，預計在2018年下半年量產7nm製程產品，6nm、5nm半導體製程預計2019年導入量產，其實在製程能順利進入10nm甚至是更高端的7、6、5nm製成關鍵，不僅是製程需要導入更新穎的技術進行加工製造外，材料科技也需要同步升級才能實現高階製程的量產需求。

7nm製程技術才是半導體大廠決勝點

比較這幾家大型半導體業者的製程導入時間表，可以發現Samsung預估的高階製程遠遠超越TSMC、Intel；但若就產量角度觀察，以TSMC與Intel較能作為市場半導體高階製程實際量產基準點。

不管是TSMC、Intel或是Samsung，大多有志一同認為關鍵製程的瓶頸會在於7nm產品的量產才是技術決勝點，而要突破7nm製程在良率、成本等量產需求上，在製程技術與材料都需要搭配更大跨度的技術與材料優化，才能竟其功。

尤其在過往，推展90nm製程，半導體業界就曾發出90nm製程已經達到物理極限、摩爾定律已無法再有新的突破，但實際上在製程技術推陳出新、新的半導體架構與新材料導入，不僅將半導體量產方向推至10nm新極限，甚至2018年就可能會有6nm、5nm節點製程的半導體被量產推出，發展速度已超乎業者想像。

而半導體製程技術不僅在前段元件部分製程、與後段金屬導線打線製程等，都需要因應7nm製程需以更新穎的製作條件或方案對應，才可能把製程再次推到極限。

微縮線寬 增加半導體內單位體積電晶體數

半導體前段製程的挑戰，不外乎是持續微縮閘極線寬、並在固定單位體積下擴增電晶體數量。但現實是隨著閘極線寬設計縮小，也將導致氧化層厚度縮減，結果將突顯絕緣效果降低的設計問題，絕緣問題也會產生漏電流過大的副作用。

其實，半導體製造業者早在28nm製程節點嘗試導入高介電常數之金屬閘極(High-k Metal Gate，HKMG)製程，透過閘極導入高介電常數材料進而提升電容值、獲得降低漏電流設計效果。

另一個思考點為增加絕緣層之表面積，進而達到改善漏電流現象的技術方案，如採鰭式場效電晶體(Fin Field Effect Transistor；FinFET)方案，透過增加絕緣層之表面積提升電容值、從而達到降低漏電流功效，該製程之成品自然可因此獲得降低功耗設計目的。

尤其是在5nm以下的高階製程工序，為加強絕緣層效用，採全包複式的閘極(Gate All Around；GAA)優化製程可改善高介電常數材料的物理限制，即便全覆式閘級方案效益顯著，實際在線上製程會因為閘級結構趨複雜，將導致機械研磨／化學研磨／蝕刻或材料沉積等製程加工難度提升。

同時，製成品在加工工序完成後需再經過缺陷檢測(Defect Inspection)驗證完成品質，也會因為材料加工複雜化導致驗證難度提升，壓縮成本的目標增添更多實踐難度。

運用矽鍺、III-V族材料  跨越矽材料特質限制

過去的半導體製作成品，信號通道所使用的半導體材料多為「矽」，但隨著半導體要求的傳輸速度需求門檻加大，矽材料的電子遷移率(Electron Mobility)已無法達到基本要求，找尋更高速的傳輸材料刻不容緩。

一般在10nm或更進階的半導體製程，採行矽鍺(SiGe)或III-V族等高電子(電洞)遷移率材料，已有逐步取代矽材料的趨勢例如，使用矽鍺(SiGe)為主的通道設計，可有效改善7？10nm元件的傳輸效能，鍺半導體的電子遷移率大約可達到矽設計材質的6倍電洞遷移率(Hole Mobility)。

在材料特性上，III-V族的電子遷移率較鍺材料表現更佳，一般約是矽材料的10到30倍表現，但比較可惜的是III-V族材料之電洞遷移率低。

材料若無法整合成元件，畢竟還只是實驗室的產物，最終的效益能否發揮仍須看成品實作的效益，以前述討論的SiGe或是III-V族材料特性，的確可以在原材料特性找到矽材料的半導體開發突破點，但在實作量產元件仍有諸多挑戰。

例如，想將SiGe或III-V族特性導入現行CMOS半導體製程就有相當多技術瓶頸須突破，像是非矽材料的信道材料，要怎麼克服不同材料整合的熱膨脹係數差異、晶型／晶格常數等，在大面積之矽基板如何處理均勻植入的製作需求？另 III-V族材料、鍺材料之能隙(Bandgap)較窄，在極小線寬的半導體設計需求會產出元件更容易出現漏電流的問題產生，若無法有效克服也會導致元件的功耗問題。

半導體實作量產  仍面臨材料、微影技術挑戰

其實早期半導體製程是運用鋁作為導線材質，在IBM積極開發嘗試導入高導電特性的銅材料取代，作為導線材料後，金屬導線之電阻率獲得改善、訊號傳輸速度提升、功耗降低等效益發揮。

但在新製程使用銅材料並不見得能獲得想得到的材料效果，因為銅離子之擴散係數高，易導致半導體製成品的電性產生飄移，因此IBM再研製Dual Damascene技術先應用蝕刻製程製作出半導體內金屬導線所需溝槽與孔洞，再透過沉積製法處理一層薄阻擋層與襯墊層後、再將銅材料回填以防止銅離子擴散問題影響半導體製成品的電性飄移問題。

半導體微縮製程，首要面對的即是線寬必須大幅縮小，目前IC量產採行的微影和蝕刻製程技術挑戰相當高，尤其是在曝光顯影光阻材料(Photo Resist，PR)的選擇、線寬一致性(Uniformity)等，將直接影響蝕刻製程實際的加工成果，尤其是晶圓製程要求的高規格導線的線邊緣粗糙度(Line Edge Roughness；LER)、導線蝕刻的臨界尺寸(Critical Dimension；CD)與整個晶圓其他製品材料處理的一致性表現要求，不僅製作難度大、技術也必須達到高標準要求。