新思科技IC Compiler II獲台積電認證

新思科技(Synopsys)宣布，台積電(TSMC)已就其7奈米FinFET Plus製程技術的最新設計規範手冊(Design Rule Manual；DRM)，驗證通過新思科技的設計平台(Design Platform)。透過此項針對新思科技設計實作解決方案IC Compiler II布局與繞線系統的認證，客戶得以及早採用台積電首度針對大眾市場(mass-market)所推出之超紫外線光刻技術(extreme ultraviolet lithography；EUV)製程。

新思科技設計平台是以今年稍早獲得台積電7奈米製程技術的認證為基礎，目前已被廣泛的應用市場所採用並且有多項投片與生產，包括高效能運算(HPC)及行動裝置。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示，透過7奈米FinFET Plus，更能夠提供差異化的平台解決方案，協助客戶在其廣基市場或高價利基產品上充分獲益。與新思科技的持續合作使我們能夠在產能和終端市場之quality-of-results都能為客戶帶來高度的價值，並確保共同客戶能夠在產品開發週期中，儘可能獲得最大的投資報酬率(ROI)。

為了在不斷成長的行動裝置市場和新興的IoT市場中進一步創造差異化，特別透過PrimeTime時序分析技術實現低電壓操作。例如以先進波形傳遞等主要技術幫助捕捉米勒電容(Miller-capacitances)及電阻中心「長尾(long-tail)」效應的先進節點影響。透過Liberty Variation Format (LVF)指定的參數晶片內變異(POCV)支援，已經擴大為可捕捉低電壓時的非高斯效應。新思科技的整個實體實作及分析流程現在都支援經Liberty技術顧問委員會(LTAB)批准的LVF-based POCV，在面積及總設計功率方面提供顯著的結果品質(QoR)改善，幫助客戶降低變異餘量。藉由導入via-pillar-aware ECO收斂，提供physically-aware signoff的進一步差異化，可協助設計人員在產能效率、良率及整體設計可靠性等都獲致最大效益。

因為對於「More-than-Moore」解決方案的需求不斷增加，新思科技特別提供針對台積電chip-on-wafer-on-substrate(CoWoS)封裝技術的設計解決方案，利用矽穿孔(TSV)驅動中介層平台實現多重晶片相鄰組裝。此項解決方案包括IC Compiler II多晶粒實體實作，支援微凸塊及TSV的佈置、分配和繞線；重新配置層(RDL)和訊號繞線，以及CoWoS互連層上的電源網格建立；以多晶粒系統的PrimeTime 時序分析確認多層晶粒與TSV、微凸塊、RDL及訊號繞線金屬的StarRC Ultra寄生萃取支援間的IC Validator LVS連接性。這些最新技術包含分析、實施和簽核驗證解決方案，確保共同客戶能夠取得最佳系統級產品的最大投資報酬率。

新思科技設計事業群產品行銷副總裁Bijan Kiani表示，經由與台積電的合作，新思科技設計平台上成功完成多項7奈米FinFET Plus生產設計。這套通過台積電認證的設計平台能夠協助設計人員充分運用台積電的先進技術，實現高性能且低功耗的設計。