SoC IP介紹與設計挑戰
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創意電子(Global Unichip Corp.；GUC)成立於1998年，是一家專業的Fabless ASIC設計服務公司，提供全系列先進製程的IP區塊？功能組以及電路合成、設計服務技術，以及豐富有效率的設計資源，幫助客戶在最短時間內，將其產品從概念、設計、系統驗證到量產。2003年全球龍頭晶圓代工廠台積電參與投資，成為最主要的投資股東。結合台積電專業的晶圓製造能力，以及雙方緊密的策略聯盟，提供更先進、更完整、更優質的設計服務與IC設計解決方案。
據創意電子美國研發中心資深處長 (USA R&D Center)徐仁泰先生指出，若以工藝技術？製程發展為縱軸，不同產品種類的應用為橫軸，目前市面上產品可分為有線通訊、消費性產品、無線通訊以及計算裝置4大面向，這4大面向曾經流行的產品，都經歷過最早龐然大物的外型，到逐漸縮小、內部電路板元件高度密集的輕薄短小階段。
例如早期電視機都是用真空管加映像管，後期進化到液晶面板搭配有IC的主機板，內部採用密密麻麻的真空管、電晶體；電腦也是，以前主機板密密麻麻幾十顆IC，到今日主機板僅剩下主要的2顆IC晶片：CPU以及週邊晶片，連以往的北橋晶片都整合到CPU裡面。所以SoC系統整合是整個市場上的產品趨勢。
序列？解序器SerDes的發展趨勢
1980年代在PCI匯流排時代，當時採用Lumped-capacitance集總電容的線路設計，具備MultiDrop多點傳輸能力，傳輸速率約數十Mbps等級；到90年代導入終端電阻、來源時脈同步技術的Transmission line(T-Line)線路設計，把傳輸速度提升到100Mbps以上的等級，2003年代採用lossy Tansmission line電路設計，開始導入傳送單一位元的SerDes序列？解序器，以及訊號預強化？修正(Pre-emphasis)技術，由Transmitter作qeualization訊號等量化的動作，再度成功的提高到1Gbps的傳輸等級。到現在走向10Gbps的高速串列傳輸技術，大家聽到像是100Gbps Ethernet高速傳輸技術，之前由10條10Gbps組成，新的標準是用4條25Gbps就可以達成。目前創意已經有10Gbps的傳輸技術，25Gbps也在研發驗證階段。
一個標準的SerDes序列？解序器，由發送端(Transmitter；Tx)的Serializer、接收端(Receiver；Rx)的Deserializer、傳輸通道(Channel)以及Clock(時脈)等4個元件組成。Transmitter要做位元編碼(line coding，如8/10b、64/66b)以及equalization訊號等化，Receiver則要做解碼、資料修復、時脈修復等動作。通道(Channel)是主機板上玻璃纖維PCB板(FR4 PCB)上從Tx到Rx的線距，這中間會有訊號衰減(Insertion Loss)、訊號反射損失(Return Loss)、近遠端串音現象(NEXT/FEXT)等湊成的S訊號傳遞衰減參數(S Parameter)，藉由在示波器上選Frequency Domain(頻率區隔)方式去做解析。
SerDes有AC Coupled與DC Coupled的設計，DC Coupled線路在2個作電壓不同的串列？解串列電路傳輸時，容易因電壓差造成逆電流的情況，而AC Coupled線路上設計了雙接地電容，可將逆電壓造成的逆電流直接接地而避免造成線路損壞，因此當今SerDes設計趨勢逐漸朝AC Coupled設計。
SerDes廣泛用於各種高速傳輸介面
目前SerDes廣泛應用於像是SerialATA(SATA)、SAS(Serial Atached SCSI)、USB 3.0、PCI Express、HDMI、發展中的DDR4記憶體規格，以及跟網路相關的如XAUI (10 Gigabit Attachment Unit Interface)、10GbE、Fiber Channel等介面。例如XAUI是用4條3.125Gbps線路達成10Gbps傳輸速率，到下一代提升到25Gbps。
隨著CPU時脈飛昇以及核心數量的增加，記憶體技術從最早的SDRAM、DDR(200~400MHz)、DDR2(400~800MHz)到目前市場主流的DDR3(1,066~ 1,666MHz)，而三星於2011年1月剛提出高達2,133Gbps的DDR4記憶體模組雛型，並且與各記憶體控制器、業者進行驗證以及JEDEC規格推廣定案。
DDR4其規格潛力可達到4,266Gbps，記憶體晶粒採用更低的1.2V工作電壓，TSV(Through Silicon Via；矽晶穿孔)技術，並且將一改過去DDR/DDR2/DDR3使用的Parallel並列式介面驅動，改用點對點的SerDes串列式驅動，因此是1個通道只有1根DIMM的設計。
雲端運算帶動新興SoC IP需求
在IAAS、SAAS、PAAS建構雲端運算的服務中，徐處長認為主要的SoC IP應用會集中在雲端設備的資料中心，像是儲存裝置所使用的SATA 6Gbps、伺服器？網路介面用的PCI Express 3.0、10Gbps XAUI、以及主機板上的記憶體如DDR2/DDR3/DDR4等，都是使用高速系統整合SoC IP的項目。
另一個Intel力推的Thunderbolt匯流排技術(原名：LightPeak)，它同時支援PCI Express與Display Port傳輸協定於一體，傳輸速率高達10Gbps，同時支援銅導線以及光纖纜線形式。目前Apple推出的MacBook Pro率先支援，這也是新興高速SoC IP發展的一個重點項目。
另外在消費裝置方面，像是顯示器如HDTV、3DTV、機上盒(Set Top Box)、遊戲機如WII/PSP/XBOX、MID行動連網裝置等等，都需要像是HDMI、DP、LVDS、SATA、USB 3.0等高速串列IP。
隨著筆記型電腦、平板電腦以及智慧型手機、MID裝置紛紛內建Wi-Fi、3.5G HSDPA協定，從2009到2012年，具備無線通訊傳輸技術的裝置年複合成長率可達24%，是混合訊號與射頻IP應用所在，這裡面也包含像是AC to DC、DC to AC類比數位訊號轉換、電源管理IP的整合；另外像微投影機、微型射頻天線？微機電技術、陀螺儀？速度感測晶片等，也屬於新興SoC IP的發展項目。
高速SerDes IP設計的挑戰
徐處長提到在高速SerDes串列IP設計面對的挑戰上，有ISI(Inter-Symbol Interferences；波形干涉)、晶片內與晶片外的噪訊、矽晶封裝與生產上的變異等因素。其中ISI波形干涉，就是高速傳輸下的訊號衰減。他指出，設計者可藉由示波器量測到訊號眼圖(Eye Windows)，從中去判讀接收端的眼邊界(Receiver Eye Margins)，訊號眼寬是頻率？時間邊界值，訊號眼高代表電壓邊界值，任何衰減的訊號波形在頻率、電壓邊界值有一個容忍極限，一旦超過則訊號便無法判別，這個形成無法判讀的區域就是所謂訊號？邊界遮罩區(Mask Windows)。一個好的SerDes Transmitter發送器，其傳送的訊號眼要越大越好，相對的一個好的SerDes Receiver接受器，其Mask Windows則越小越好。
下一代傳輸速率10~25Gbps的SerDes，可選用兩種訊號調變？等量(Advanced adaptive equalization)的方式，一種是CTLE(Continue Time Linear Equalization)，另一種是DFE(Decision Feedback Equalization)，以因應高速串列訊號傳輸時的波形衰減與等量化。在量測上可使用像是安捷倫Agilent J-BERT N4903A、Agilent Infiniium DCA-J示波器86100C，搭配Agilent波形產生器81133A即可。
徐處長展示一個由創意開發的SerDes IP電路量測圖，在11Gbps速度下，其訊號眼窗呈現的各種交錯波形相當乾淨；另外一個驗證中的DDR SerDes IP電路，以及研發階段的超高速25Gbps XFI/SerDes PHY IP電路，其訊號眼以及時基誤差(Jitter)的量測與訊號等量化？修正的結果，也符合業界規範。
提供高速SerDes IP與SoC整合服務 迎接高速串列時代
目前創意提供全系列各製程的Function IP Block/Package，包含0.25um/0.18um/0.13um/90nm/65nm/40nm製程的量產化SRAM Cell/ROM/GP IO IP、65nm量產化且40nm矽晶圓驗證過的ARM9/11/Cortex A9 CPU IP，40nm驗證過的DDR2/DDR3記憶體IP與PCIe v1.0/2.0 IP、90nm矽晶圓驗證過的SATAI/II/III IP、40nm矽晶圓驗證？65nm發展中的LVDS顯示介面IP。而乙太網路使用的XAUI/SerDes 10Gbps IP通過40nm矽晶圓驗證且可混搭混合訊號製程，更高速的25Gbps XFI SerDes IP也正在研發階段；同樣40奈米製程矽晶圓的5Gbps PCIe Gen2實體層電路(PHY IP)，而40nm低功耗製程的USB 3.0 IP則已進入研發階段。
創意電子提供以上這些IP區塊、各種不同功能電路區塊的組合(Package)，可以協助客戶選用適當的IP區塊以及功能組合；並評估設計上的整合程度，像是設計平台、佈線，電容要做在PCB板子上還是在晶片內部，與製程選用等建議。
