邁向智慧聯網新世代 Cadence CDNLive精彩落幕
- 吳冠儀／台北
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Cadence益華電腦日前在新竹盛大舉行年度CDNLive使用者大會，在半導體製程朝10/7奈米節點進展以及智慧聯網應用興起之際，Cadence特別以「創新、整合、超越」為主題，擘劃了精彩的議程內容，吸引近800名學員的踴躍參與，並獲得了熱烈的迴響。
Cadence亞太區總裁石豐瑜在開幕致詞時指出，過去幾年來Cadence專注於研發創新，共推出12項全新或改款的工具，重新取回技術優勢。今年上海和南韓CDNLive的參加人數都創下歷年新高，新竹的活動也是如此，充分展現了Cadence深獲客戶的肯定與關注。
新上任的台灣區總經理宋栢安亦指出，Cadence近來積極朝系統設計實現(system design enablement)移轉，不再僅限於提供單點的設計工具，而是站在客戶的角度，提供整套的解決方案，真正協助客戶解決設計問題。憑藉著正確的產品與市場定位，相信將能持續推動公司未來的成長。
半導體製程持續演進 10/7奈米就緒
Cadence資深副總裁暨策略長徐季平博士以「邁向智慧世界的新挑戰」為題發表專題演說。他強調，長期以來，Cadence在低功耗與混合訊號設計領域均引領市場發展，面對新興的智慧聯網世代，Cadence也將持續研發，站在技術的最前端。
他以人腦左半邊專責運算，右半邊專責感知來譬喻半導體的演進。目前市場上的一端是要求複雜數位先進節點的行動、資料中心、網路基礎架構用晶片，而另一端是要求高效能數位與類比以及自訂類比設計的汽車及工業應用。如同人腦一般，新世代的半導體元件也需整合邏輯與感測功能，因而帶來了新的挑戰。
隨著製程移轉至10/7奈米節點，除了設計規則複雜度的持續增加之外，還需解決由於線寬逼近而產生的新問題，包括多重曝光的塗色(coloring)複雜度、Trim-metal觀念的導入、互連延遲、佈線與通孔電阻、超低電壓時序分析、製程變異性等各種挑戰，都有賴於運用新的設計方法才能克服。Cadence過去四年來投入10/7奈米工具研發，隨著晶圓製造商即將進入10奈米量產階段，設計工具也已經就緒。
而半導體產業為了克服持續的微縮挑戰，投入的研發金額更是不斷的攀升。據統計，光是10/7奈米的EDA/IP開發成本，業界就共花費了高達20至30億美元的金額，幾乎與製程研發成本的20？40億美元相當。
晶片複雜度的提升，模擬驗證扮演了日益重要的角色。徐季平表示，「對10/7奈米節點來說，現在的問題不是能否做得出來，而是我們能做得多好？是否能透過分析工具，更準確的掌握各種設計問題，降低pessimism，讓晶片功能有更好的發揮？這是我們現階段需努力的目標。」
下一步，5奈米製程或多晶片封裝？
隨著10奈米即將進入量產，7奈米也正在積極的開發中。「就技術的觀點來看，7奈米可說是10奈米的延伸，因此風險並不高，相信能順利按照時程進入量產。」
但對於下一個5奈米節點，徐季平就抱持著謹慎的態度。雖然Cadence已與IMEC合作進行了首款5奈米測試晶片的投片，但他說，「現行的多重曝光技術，到5奈米時已無以為繼，因為coloring的複雜度已經無法透過工具解決，勢必要靠EUV技術的就緒，才有可能進一步簡化設計規則。然而，這是全新的技術，還需要建立新的生態系統，不是一蹴可幾的。」
另一方面，由於線寬距離即將接近微縮極限，為了持續提升單位面積的電晶體數量，多晶片堆疊已成為另一股快速成長的趨勢。
「透過先進封裝技術，將邏輯、感測器以及射頻等多種領域的技術整合在一起(multi-technology integration)，或是延伸摩爾定律的多晶片(multi-chip)封裝技術，包括TSV、CoWOS、Info、WCLP、3DIC等各種技術均快速的發展中。多晶片封裝將會有多樣化的發展，而且有絕佳的創新與創意機會，成長空間非常大。」
「如果5奈米的進展不如預期，多晶片封裝勢必會快速興起，以延續單位面積整合更多電晶體數量的微縮趨勢。我相信這將會是未來的重要趨勢。而微型化封裝的設計挑戰在於，它是晶片、封裝以及電路板設計與分析的結合，而傳統以來，這些工具都是各自為政，無法互通的。」
Cadence的構想是將其晶片設計用Virtuoso與封裝和電路板用Allegro設計平台結合在一起，並整合Sigrity、Quantus、Voltus等萃取級分析工具，以實現多重晶片、多重技術的系統設計。「Cadence從2001年起便投入SiP(系統級封裝)工具開發，擁有一定的技術優勢。提供整合度更高的封裝設計解決方案將是我們的一個目標。」
挑戰與商機並存 未來展望仍然樂觀
至於近來產業最熱門的IoT議題，徐季平認為，「IoT的商機在於系統應用與服務，因此將有更系統業者自行投入晶片開發，而且應用更為寬廣，會為混合訊號設計以及成熟製程節點將帶來更多機會，這對我們來說，是新的商機，因為可以擴展到更多不同市場的客戶。同時，我們也需針對系統級、低功耗等設計議題作更多的著墨，才真正解決客戶的問題。」
「另一方面，我們也看到了無晶圓設計業者朝系統或垂直應用發展，試圖擴展他們的業務範圍。這些產業的演進都在如火如荼的進行中，從整體的晶片設計專案(design start)來看，的確是有優於預期的表現。我們甚至可以說，只要是跟電有關的各個產業，其前三名的業者都在思考或規劃投入晶片開發。」
他強調，「近來混合訊號晶片的設計也有了很大的改變，類比與數位間的界線已經逐漸模糊。混合訊號設計一直是Cadence的強項，我們將持續投資於此市場，強化我們的解決方案。」
即使多年來半導體產業一直憂心著摩爾定律的終結，但事實上，我們現在看到的是先進製程仍在延續、IoT應用又為成熟製程帶來了新的機會，以及多晶片封裝技術的蓬勃發展。
對此，徐季平指出，「半導體製程的挑戰從未間斷，但多年來，整體產業仍是不斷地向前邁進。當初業界跨入16奈米FinFET製程時，也是有許多雜音，認為微縮效益有限。但事實證明，採用16奈米的客戶遠多於我們的預期。特別是，隨著人工智慧、虛擬實境等需要密集運算資源應用的興起，仍然會驅動著先進製程的發展。」
為了縮短製程與設計的落差，他引用IMEC的資料指出，「在製程邁入16m時，是透過微影、創新材料以及元件架構的創新才克服困難的。進入10/7nm，則是藉由設計─技術協同最佳化(design-technology co-optimization)才能夠實現的。接下來的5/3nm世代，更將要求系統─技術的協同最佳化(system-technology co-optimization)，半導體元件才能持續藉由微縮取得效能與成本的效益，這是整體產業需共同克服的議題。」
「近來我們也看到了許多創新概念的導入，像是IBM發表的TrueNorth神經元類人腦晶片，企圖透過打破傳統的Von Neumann電腦架構，來加速晶片的運算速度。雖然這僅是一個原型概念，離實際應用還有一段距離，但卻顯示出，從系統─技術協同最佳化的角度來看，半導體產業還是有許多潛能與機會的。如果我們以人腦的高功能與複雜度為目標，現在的電腦還遠遠不及呢！」
