Cadence替系統設計實現再添利器

隨著工業4.0時代的來臨，物聯網、自駕車、擴增實境、雲端運算等應用在帶來龐大商機的同時，也進一步推升了系統設計的複雜度與挑戰。對此，近來持續推動系統設計實現(System Design Enablement)策略的Cadence益華電腦，積極建構了涵蓋從IP、晶片、封裝、到電路板與系統的完整平台，並強化設計模擬、分析與驗證工具組合，致力於提供能滿足新一代系統設計需求的解決方案。

針對複雜度與重要性日益提升的客製與類比IC，該公司日前發表了新的Virtuoso設計平台與Legato類比IC可靠性解決方案，可協助系統工程師有效設計並驗證包括類比、混合訊號、RF和光電產品在內的異構系統，並解決汽車、醫療、工業、航太及國防產品的生命週期可靠性挑戰。

全新Virtuoso設計平台支援5nm製程節點與創新布局設計

為了因應類比與系統設計的持續創新，新的Virtuoso平台在增強的系統設計平台、支援5nm先進節點、以及提供先進設計方法論等三方面進行了重大更新。

首先，Virtuoso平台可讓系統工程師無縫編輯並分析複雜度高的異構系統，並使封裝、光電、類比IC和RF IC工程師在單一平台上作業。它亦提供與Cadence SIP Layout及Sigrity分析技術組合的無縫互用，構成全面性的晶圓至電路板設計工具。

此外，透過採用創新方式，新平台可加速從22nm至5nm製程的設計。在電路設計與分析中，特別針對FinFET設計的先進統計演算法能夠及早發現電路差異，利用先進統計演算法將設計變異分析時間縮短約20%。在布局設計中，獨特的多網格系統能夠統整最新7nm及5nm流程的複雜設計規則，同時幫助工程師增加對於布局與規劃技術的利用，進而大幅提升布局設計產能。

能實現此優異成果的背後，是透過採用最新的機器學習演算法，系統可根據使用者先前的選擇，提供布局或繞線拓樸的建議清單，再藉由使用者的選擇來持續學習。同時，Cadence也在Virtuoso EAD(電性感知設計)布局套件中，導入機器學習來預估設計中(in-design)電感，使設計工具變得更有智慧。

在設計分析方面，藉由強化整合Cadence Spectre電路模擬器，提高模擬生產量並利用先進分析減少設計重複，Virtuoso類比設計環境(ADE)的模擬生產量提升高達3倍。Virtuoso ADE Verifier也加入獨特功能，集中跨領域電性規格，將符合標準(例如ISO 26262)的難度降低約30%。

有鑑於當今晶片的複雜度日益增加，最大的挑戰之一就是設計團隊的布局任務分工。增強版的Virtuoso平台擁有創新的同步即時團隊設計編輯能力，可供團隊分配布局任務及性能條件假設探究，對於設計規則檢查(DRC)修正、晶片完成和人工佈線方面特別有幫助。

業界首創的類比IC可靠性設計解決方案

據統計，在汽車中，有80~95%的故障是由於晶片中的類比電路造成的。隨著連網汽車、智慧醫療裝置的興起，確保類比晶片的可靠性，已成為刻不容緩的議題。相較於數位晶片可透過內建自測試、鎖步(lockstep)安全處理器等技巧來確保其可靠性，但類比晶片卻不是如此，Cadence日前發表的Legato類比IC可靠性方案，目的就是要解決這個問題。

一般來說，晶片的生命週期可分為三個階段：早期失效(infant mortality)、可使用期、以及老化期。三個階段的晶片故障表現也都不同，例如，在經過高故障率的早期失效後，可使用期的故障率便會大幅降低，一直到生命週期末期，由於電晶體老化效應最終導致耗損失效。

因此，為了因應三個不同階段的可靠性需求，Legato的目標是：1.確保沒有測試遺漏，而導致晶片在現場的早期失效；2.針對可使用期：透過避免熱應力等方式，把故障率儘可能降低為零；3.儘量延長晶片的耗損期，對汽車，至少要長達15年。

類比缺陷分析主要有兩個重點。一個是提升測試的效率，透過讓設計更易於測試以及減少所需的測試次數，來達成缺陷覆蓋目標。另一個是，對類比測試進行模擬，來估算缺陷零件的測試覆蓋，以確保測試計畫能發現某特定缺陷。

所以，整個類比缺陷分析的流程分為缺陷確認、缺陷模擬、以及覆蓋率分析三個步驟。利用Virtuoso Spectre加速平行模擬器，能加速此流程達100倍之多。

另一個挑戰是防止熱應力。汽車晶片通常處於高達155°C的高溫環境，使散熱更為困難。透過溫度上升的動態模擬、以及溫度保護電路的模擬，設計人員可避免產品在可使用期的熱故障。

最後，老化分析則是聚焦於電晶體長期使用的耗損。Cadence是老化分析的領導者，提供RelXpert及AgeMOS等技術以針對因電性壓力造成的裝置性能降低進行分析。Legato解決方案中，Cadence進一步加強老化分析，將造成裝置加速磨損的溫度及製程變異等效應納入考量。

Cadence也針對使用FinFET電晶體的先進節點提供新的老化模型，預測裝置性能降低情形。這套整體老化分析方法可協助設計人員無需過度設計(over-design)也能滿足生命週期目標。