SuVolta發表PowerShrin平面CMOS平台　大幅降低積體電路功耗

SuVolta, Inc.日前推出PowerShrink低功耗平台，可降低CMOS IC功耗達到2倍以上，同時維持效能並提升產量。SuVolta與富士通半導體有限公司(Fujitsu Semiconductor Limited)於日前發表聯合聲明，富士通已獲得授權使用SuVolta創新的PowerShrin低功耗技術。

PowerShrin低功耗平台包含SuVolta的Deeply Depleted Channel(DDC) CMOS電晶體技術，以及充分利用DDC電晶體特性的優化DDC電路與設計技術。該平台使供應電壓下降30%以上，動態功耗降低一半以上，同時維持性能並可降低漏電功耗 80%以上。這些優勢適用於範圍廣泛的積體電路(IC)產品，包括處理器、SRAM及SoC，皆對現今的行動產品非常重要。

Cypress Semiconductor創始人、總裁、執行長暨總監T.J. Rodgers表示：「行動應用在現今已逐漸成為主流，功耗和成本是半導體製程技術規模的主要限制。SuVolta的創新研發，可顯著降低CMOS電晶體主動及漏電功率。透過緊縮臨界電壓的變化，同時維持在低供應電壓的性能，SuVolta平台延伸了平面基材CMOS製程及產品的使用壽命，避免了昂貴且複雜的技術，如超紫外光(EUV)微影技術、FD-SOI或 FinFET元件。此外，該技術使公司能夠保持和擴大已發展多年的IP區塊。」

SuVolta展示了可運作於0.5伏特以下的大型SRAM模組，從而證實了DDC電晶體允許電路功能運作於VDD降低遠超過30%的條件下。此 0.5伏特以下的操作電壓是65奈米CMOS技術最低的報告之一，顯著低於使用傳統CMOS技術的典型SRAM的最小操作電壓(VDD-min) 0.8伏特或更高。

SuVolta的Deeply Depleted Channel(DDC)電晶體技術

控制功耗是增加IC產品功能及擴充半導體製程技術的關鍵要素。SuVolta的DDC電晶體採用獨特的通道結構，相較於傳統的電晶體技術，具有低功耗運作的顯著效益。藉由降低臨界電壓 (VT) 變化至50%，可降低DDC電晶體供應電壓 (VDD) 30%以上，同時維持相同的系統時脈速度並降低整體漏電。藉由增加通道遷移率，增加對DDC電晶體驅動電流(Ieff)10%以上。此外，DDC 電晶體能夠藉由大幅增加的基體係數，透過基體偏壓更有效管理臨界電壓。SuVolta 技術長 Scott Thompson表示：「截至目前為止，半導體製程技術創新主要著重於提高效能。但現今半導體最大的問題並非效能，而在於功耗。SuVolta 藉由大幅降低電晶體臨界電壓變化來解決功耗問題，也因此促成了供應電壓的降低。SuVolta的DDC次微米技術解決臨界電壓控制，限制隨機及其他來源的摻雜擾動，同時提高載子遷移率和減少器件電容，以維持低電源時的電路速度。」

相容於現有的晶圓廠及設計流程 更容易採用

SuVolta PowerShrin低功耗平台相容於目前製造及設計基礎架構。SuVolta的DDC電晶體使用現有的CMOS設計規則及製造流程，因為不需要新設備或新材料，可於現有的晶圓廠製造。SuVolta的PowerShrink平台還使用傳統的設計工具及設計流程。SuVolta的電路及設計技術利用DDC電晶體的獨特特性，比傳統的電晶體更能有效管理VT，藉此進一步降低功耗。適性基體偏壓可用來修正系統所製造的變化，從而進一步降低VT的變化和提升良率。動態基體偏壓可用來減低溫度和老化效應，同時讓功率模式於極低的電源運作下更有效率。SuVolta總裁暨執行長Bruce McWilliams博士表示：「功耗已成為許多功能的限制因素，這些功能可運用在行動運算裝置，如智慧型手機、平板電腦及筆記型電腦。降低半導體功耗的益處，已遠遠超過應用及產品所能發展的範圍。SuVolta非常榮幸能夠提供業界技術平台，促進持續擴大平面基材CMOS技術的可行性。」