台大系統晶片中心舉辦Chiplet研討會 產業聚焦設計流程再優化

臺大系統晶片中心前瞻技術論壇貴賓合影。臺大提供

隨著AI與HPC需求水漲船高，接連帶動全球先進封裝的需求也有所提升，有鑑於此，台灣大學系統晶片中心的前瞻技術論壇特別以Chiplet為核心，特別邀請國內外半導體產業界代表如台積電、英特爾與聯發科，法人單位則有工研院電光所為代表，分別就各自所扮演的角色探討Chiplet與先進封裝技術的未來走向。

台大系統晶片中心陳良基主任於開場致詞時談到，舉辦此次論壇的最大目的，就是希望台灣能夠提供完整的生態系統價值，這個價值的核心就是能為半導體的整合帶來更多不同的做法，所以此次的論壇邀集了許多專家進行分享，希望能為業界帶來更多的刺激與交流，讓台灣在半導體產業鏈中，持續掌握該有的核心價值。

台積以EEP為核心 COUPE將扮先進封裝未來要角

台積電卓越院士兼研發副總余振華談到，以現階段而言，摩爾定律所帶來的製程微縮效果，在效能表現上已不如過去前幾代製程來得有效益，但與此同時，生成式AI的興起，造成算力需求大幅提升，連帶的也需要精進晶片本身的能源效率。余振華在演講中，不斷以EEP（Energy Efficiency & Performance）扣合運算（Computation）、傳輸（Communication）與記憶體三大面向，再以系統整合為概念收斂，進一步解釋台積電在先進封裝的布局與想法，除了晶片本身要持續不斷微縮外，台積電也將光學（Photonics）納入系統整合的藍圖，意即在半導體產業未來的發展中，光學技術會是台積電極為重要的一環。他也特別提到COUPE（Compact Universal Photonic Engine；緊湊型通用光子引擎）相較於TSV（矽穿孔）或是Wire-Bonding（打線接合）封裝，在相同的資料傳輸量下，COUPE的每位元功耗（Energy per bit）都有相當出色表現，差距可達到40%。

工研院電光所副所長駱韋仲同樣也是以系統概念出發，呼應余振華所提，分享System on Wafer的發展狀況，他提及新創公司Cerebras所推出的WSE-3晶片，相較於2019年所推出的CS-1，雖然晶片尺寸沒有變化，但CPU核心數量以及搭載的SRAM都有明顯增加，且同樣都是採用台積電的製程，且的確是被美國國家實驗室所採用，他認為，只要技術夠優良，即便是以台積電的先進製程來量產System on Wafer的產品，在性能乃至於各方面表現，並不用過度憂慮。

駱韋仲也指出，以AI晶片設計來說，必須滿足兩個條件，第一是晶片本身必須要有辦法能做出決定或是判斷，其次就是SoC搭配SiP（系統級封裝），所以也就衍生出Chiplet的設計概念，事實上，他也認為，單以先進封裝的組合其實是千變萬化，中間就是透過Silicon interposer加以連結，而這也會是未來SoC必然的發展走向。

先進封裝方興未艾 然設計流程如何優化將是首要關鍵

英特爾彭中靖總監則是進一步說明，由於IDM 2.0戰略的關係，英特爾近年來已擴展在台灣供應鏈的合作，以擴大英特爾的業務成長。彭中靖談到，若以更高的層級來看待3DIC各個環節的發展，他認為設計流程佔有重要地位，其背後原因在於，過往業界採用EDA工具進行晶片設計是以2D平面的方式來進行，由於這樣的設計流程已使用相當長一段時間，所以並不會帶來太多問題，但進入到3D立體的環境，由於各大廠採取的設計與封裝的方式各有差異，裸晶的堆疊方式也會有所不同，對於整個業界都帶來了不小的困擾。

也因此，彭中靖特別提及台積電所推出的3D Blox，透過使用統一的檔案標準解決 3D晶片設計的困擾，英特爾現在也成為台積電3D Blox的成員之一。但彭中靖也提及，儘管該標準已經大幅度解決業界面臨的困境，但EDA業者能否挹注相應的資源，在自有工具的開發上跟上台積電步調，未來讓設計工具自動幫客戶發現與排除設計上的問題，將是先進封裝能否持續推進的重要關鍵。

聯發科技吳文洲副處長同樣也從先進封裝的設計實務上提及，每家晶片公司在進行設計時，都會有自己的Know-how，但這些經驗與知識經常不向外界分享，業者如何精進成為一個重要挑戰，聯發科的做法是利用過去的設計資料，透過機器學習的方式解決既有的問題。

他以先進封裝使用的記憶體IP為例，單以訊號傳遞的路徑可能會有數種選擇，傳統的做法可能會先完成實體設計，再以電腦模擬決定何種路徑為最佳解答，但現在聯發科可以利用過去累積的資料，訓練出一個特定的AI模型，找出不同路徑所呈現的結果，可節省設計時間也能達到預期的效果。

由此可見，先進封裝與Chiplet等技術方興未艾，居於領先地位的領導廠商在產能擴充與設計流程仍投入不少心力，設計流程上的諸多環節仍有待業界共同努力。透過建立共同的標準與導入AI功能，未來對於先進封裝的發展將帶來更多的突破。