Cadence推DDR5初版介面IP原型設計

吳冠儀／台北
益華電腦(Cadence Design Systems, Inc.)針對JEDEC正在制定中的DDR5標準初版，已完成首款介面IP原型設計。Cadence測試晶片採用台積電的7奈米製程，可達每秒4400MT/s資料傳輸率，與目前最快商用DDR4記憶體的每秒3200 MT/s相較，提高37.5%。由於此一重大里程碑的達成，高階伺服器、儲存和企業級應用的SoC供應商，現在得以利用Cadence通過晶片驗證的PHY和控制器IP，著手進行DDR5記憶體子系統的開發。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示，台積電深知新一代DRAM對企業和資料中心顧客而言的重要意義。Cadence在領先的7奈米製程上，證明了與原型DDR5記憶體裝置的互用性，為台積電未來製造伺服器及儲存裝置晶片提供更高頻寬和密度的解決方案。

美光科技運算與網路業務部總監Ryan Baxter說，依據Cadence的 DDR PHY確認與互用性計劃，美光科技已就DDR5標準的初步版本向Cadence提供最初記憶體原型設計。看到Cadence的DDR5 IP測試晶片能夠持續以每秒4400MT的速度與我們的DDR5原型記憶體裝置互用。

Cadence IP事業群資深副總裁暨總經理Babu Mandava提到，Cadence在不斷推動新一代高速記憶體運用於伺服器、儲存裝置和企業設備方面邁出了一大步。採用DDR5的系統將能夠在頻寬上超越DDR4，所需的每位元傳輸耗用功率也較少，因此這些系統相較於DDR4得以在更大的資料組上進行更多運算。Cadence新一代DDR IP現已就緒，隨時可供設計實現，期待能夠實現DDR5 SoC設計。

Cadence現已就緒助力客戶展開整合DDR5 記憶體介面的SoC設計。