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Cadence與台積電加速5奈米FinFET創新

  • 吳冠儀

益華電腦(Cadence Design Systems, Inc.)宣布已與台積電合作,實現顧客在行動高效能運算(HPC)、5G與人工智慧(AI)應用領域的新一代系統單晶片(SoC)設計上的台積電5奈米FinFET製程技術製造交付。憑藉著雙方的攜手努力,Cadence數位、簽核與客製/類比工具業已獲得設計規則手冊(DRM)及SPICE v1.0認證,並且Cadence IP也已可配合台積電5奈米製程。

具備整合式工具、流程及方法的對應製程設計套件(PDK)現已可供於傳統及雲端環境使用。此外,共同顧客業已利用Cadence工具、流程及IP完成多項台積電5奈米製程技術的完全製造開發的下線。

台積電的5奈米製程率先業界利用極紫外線(EUV)微影達到製程簡化的效益,而Cadence的全面整合數位實現與簽核工具流程也已取得此項製程的認證。Cadence全流程包括Innovus實現系統、Liberate Characterization Portfolio、Quantus萃取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案及Pegasus驗證系統。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示,台積電5奈米技術,解決因應AI和5G崛起而不斷增加的運算能力需求。藉由與Cadence的密切合作,以最新技術協助顧客做出與眾不同的設計,並更快將設計上市。

針對台積電5奈米製程技術優化的Cadence數位與簽核工具提供關鍵層EUV和相關新設計規則支援,協助共同顧客減少重複並達成效能、面積與功耗(PPA)改良。 5奈米製程的最新提升包括運用Genus合成解決方案的預測性辨識通路銅柱合成架構以及在Innovus實施系統和Tempus ECO中的細胞電遷移(EM)處理用腳位存取控制走線方法,還有Voltus IC電源完整性解決方案中的統計EM預算分析支援。新近取得認證的Pegasus驗證系統支援所有台積電實體驗證流程的5奈米設計規則,包括DRC、LVS及金屬填充。

Cadence客製/類比工具獲得台積電領先業界的5奈米製程技術認證,這些工具包括Spectre加速平行模擬器(APS)、Spectre eXtensive分割模擬器(XPS)、Spectre RF選項、Spectre電路模擬器、Voltus-Fi客製電源完整性解決方案、Pegasus驗證系統以及Virtuoso客製IC設計平台,其中包括Virtuoso佈局套裝EXL、Virtuoso原理圖編輯器及Virtuoso ADE產品套裝。

Virtuoso研發團隊與Cadence IP事業群持續且密切地合作,運用建立於最新Virtuoso設計平台上的尖端科技客製設計方法開發5奈米混合訊號IP。藉由持續提升台積電5奈米製程及其他先進節點製程Virtuoso先進節點和方法平台上的設計方法和能力,讓顧客能夠突破傳統非結構式設計方法的限制,達成更佳的客製實體設計產能。

新的Virtuoso先進節點與方法平台(ICADVM 18.1)具備建立5奈米設計所的特性和機能,包括加速橫列客製化放置與走線方法,這種方法可幫助使用者改善產能並提升對於複雜設計規則的管理。Cadence導入多項支援5奈米製程的新功能,包括堆疊型閘極支援、通用多網格對齊、面積規則支援、非對稱上色與電壓依存性規則支援、類比單元支援及對於台積電5奈米技術項目中所包含各種新裝置和設計限制的支援。

Cadence正在開發獨到的先進節點IP產品組合以支援台積電5奈米製程,其中包括高效能記憶體子系統、極高速SerDes和高效能類比以滿足對於HPC、機器學習(ML)及5G基地台的需求。隨著台積電5奈米設計基礎設施的推出,Cadence與台積電積極協助顧客解決越來越多應用領域的最新IP要求,實現新一代的SoC開發。

Cadence數位與簽核事業群資深副總裁暨總經理Chin-Chi Teng博士提及,持續擴大與台積電的合作,促進5奈米FinFET採用,讓顧客能夠利用最新工具和IP創造先進製程設計。研發團隊特別用心於新功能的開發以及性能改善,因此數位與簽核及客製/類比工具和IP能夠協助顧客達成一次完成矽晶設計,並在積極的時程內達成終端產品上市的目標。

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