Cadence以Innovus設計實現系統全新出擊數位設計市場
近來動作積極的Cadence(益華電腦)為了強化其在布局與繞線(P&R)的市場地位,發表了新一代的Innovus設計實現系統,強調與現有的Encounter平台相比,能為先進的16/14/10奈米FinFET和成熟製程提升10%到20%的功耗、效能與面積(PPA)優勢,同時整個流程的週轉時間(TAT)可縮短5倍到10倍之多。
從2013年中開始,Cadence持續推出多款新的數位設計工具,從Tempus時序分析、Voltus電源完整性分析、Quantus寄生參數擷取方案,一直到最近發布的Innovus實體實現工具。
Cadence數位與簽核事業群產品工程總監JJ Wang表示,隨著製程邁進16/14/10奈米先進節點,需要新的設計工具才能解決新的設計挑戰。
「公司預見了新的市場需求,已於3年前延攬前Magma副總裁Anirudh Devgan擔任數位與簽核事業群總經理,並增聘了超過100名研發人員,大規模投入開發新的數位設計、實現與簽核工具。近來頻頻推出的新產品,都是Devgan帶領下的研發成果,充分展現出Cadence欲積極搶進數位設計市場的強烈企圖。」
Innovus的重要特性
Innovus是大規模平行設計實現解決方案,其中包含全新開發的GigaPlace布局引擎、GigaOpt最佳化引擎、先進的CCOpt與NanoRoute等重要技術。其中的布局與最佳化引擎主要是以Cadence幾年前收購Azuro公司取得的技術為基礎。
此全新的GigaPlace布局引擎包括slack driven和具備拓撲?腳位存取?顏色感知功能,能夠實現最佳的管路布局、配線長度、利用率與PPA,並且為後續優化流程提供最佳化起點。此外,先進的時序與功耗導向最佳化,能確保最佳效能的同時減少動態功耗和漏電。
同時,Innovus還能與先前發佈的Tempus、Voltus和Quantus QRC分析工具緊密結合。這些方案共同實現了快速、精準的簽核收斂。客戶也能夠從卓越的具體化和報告功能受益,並擁有更佳的除錯、因果分析和數據導向設計流程管理。
Innovus才剛上市就已經獲得多家領先業者的採用與肯定,包括ARM、展訊、Freescale、Juniper Networks、MaxLinear以及Renesas等。
JJ Wang表示,在客戶包括1.5M Cell/16奈米、5.5M Cell16奈米、以及3.1M Cell/28奈米、9.3M Cell/28奈米的各種實際設計案例中,週轉時間可縮短從5.2到近10倍。平均來看,根據目前實際採用的結果,Innovus每天可執行100至140萬個實例(Instance),大幅縮短了客戶的設計時間。
目前,Cadence的客戶一共已完成超過125個20/16/14奈米的設計投片(tape-outs),其中包括超過15個以ARMv8 64位元為基礎的設計,以及超過40個採用ARM Cortex A15、A9、A7、M*核心的設計。至於10奈米設計,目前已有測試晶片在進行中。
他強調,「我們的Innovus數位設計工具已經獲得市場驗證,並將持續強化與台積電、ARM的合作關係,為客戶提供先進的創新方案。」
發揮綜效 進一步擴展混合訊號市場
根據IBS的研究報告,現在有超過85%的SoC都是包含數位和類比模塊的混合訊號設計。在業界朝16/14/10奈米等先進製程移轉的同時,隨著IoT、汽車電子、智慧感測器等應用的興起,這些僅需採用成熟製程的設計,也將帶來龐大的商機。
JJ Wang表示,「近來我們已在先進節點市場取得顯著進展,期望能進一步發揮既有的類比設計優勢,擴大在混合訊號市場的佔有率,以鎖定IoT帶來的更多成熟製程商機。」
他指出,對客戶來說,混合訊號與數位設計雖然都同樣地需要考量PPA(功率、效能、面積)以及TAT(周轉時間)要求,但卻有各自不同的設計考量。
混合訊號需考量時序、訊號完整性、ECO、以及統一的資料庫,而數位設計要求整合大量的功能模塊、以及因應越來越多的設計規則。因此,業界需要一個能夠克服這些挑戰的單一環境。
為了滿足此一需求,Innovus和Cadence的類比設計工具Virtuoso都是以業界標準的OpenAccess資料庫為基礎,因此可更緊密地將數位和類比設計結合在一起。
舉例來說,在Innovus中可執行完全自動化的混合訊號時序分析,大幅減少類比和數位設計團隊的設計反覆次數。「這種全晶片的時序分析功能,是其他競爭方案無法做到的。」
同時,為了提升Innovus的易用性,Cadence將持續改善其使用者介面(UI),提供與前端工具類似的共同UI,進一步提升設計人員生產力。