提升晶圓薄化與裸晶測試程序 改善3D IC成本

為有效微縮IC尺寸，令產品可達到更小的設計彈性，新款晶片設計已開始使用堆疊方式擴充晶片功能。XILINX

隨著3C、IT產品要求功能持續增加，但對於產品體積又必須做得又小、又薄，以現有的技術必須利用高整合的IC設計方案，大幅減省電路載板上的料件數量，同時，除整合IC設計策略外，IC產業又必須提出更高整合度、更高電晶體密度的設計方案，來達到更元件大幅微縮的設計目的，其中，晶圓接合技術已經是目前多項提高IC密度製程的低成本手段之一...

電子產業持續針對積體電路的體積進行微縮，但實際上在現有的物理限制下，IC中的單元元件「電晶體」能縮小的幅度相當有限，在整個IC的微縮化設計方案已經遭遇技術瓶頸，即便是實驗室可以再導入特殊製程進行IC微縮，但實際上這種製作方法雖可獲得晶片更高密度的整合效果，但卻仍遭遇製作成本較高、良率問題所苦惱，較無法自提高電晶體密度方式來更進一步微縮IC體積。

3D IC技術備受業界矚目

目前IC產業則將微縮產品體積的關注焦點，重新擺在從晶片的垂直向堆疊角度，來重新構思產品微縮的務實設計方案，利用不同功能晶片的堆疊，使晶片的水平向空間獲得縮減，而加上功能晶片本身的厚度就相當薄，多堆疊幾層仍有相當大的微縮空間，在各種以低成本考量IC設計方案中，3D IC的製作概念深獲業界關注。

尤其是傳統2D製作概念的系統單晶片(System on a chip，SoC)，為將原有散置在電路載板的處理器、記憶體、DSP、RF IC等零組件，使用水平向的空間置放方式將相關零組件之未封裝晶片整合在單一晶片中，此階段所使用的SoC製作技術，已可將原先PCB佔位面積較大的零件位置全都整合在單一晶片中，讓PCB有至少有30%~50%的面積縮小效用，但即便是對產品縮小化的設計有這麼大的助益，對於激烈的市場競爭很快就受到新微縮技術挑戰。

運用垂直向堆疊概念 讓晶片面積變更小

相同的概念仍舊是放在SoC系統單晶片的設計方法上，只是設計方案將原本晶片水平部署的晶片設計，改換成垂直向的堆疊方式進行，此種作法等於是用讓SoC僅需整合方案中各功能晶片面積最大的晶片尺寸，就能將原本數個功能晶片面積佔位的SoC，使用更小的佔位面積，甚至僅需原有SoC的20~30%面積即可完成整合。

採此種設計方案也可讓封裝體積變得更小！因為功能晶片本身的厚度即相當薄，透過堆疊組合的整合方案，使得封裝料變得更少、IC尺寸體積也得以大幅微縮，如果接腳不用金屬引腳設計，料件的佔位面積更能有效再縮小至少5~10%面積。

這種利用堆疊製作的3D IC製程方法，可將多組功能晶片(元件)自垂直向進行堆疊，同時利用矽穿孔(Through-Silicon Via；TSV)技術將IC封裝內的各功能晶片進行物理電氣連結設計。與傳統晶片內部利用打線或是內連接架構，3D IC製作方法提供更低運行功耗、更大儲存容量、更高頻寬、減少成品IC體積等眾多優點，尤其是在更大儲存容量與更高頻寬表現方面，在現有3C、IT產品更重視視訊、效能表現，此技術優勢更能因應新產品的設計要求。

TSV技術使3D IC製程更具可行性

尤其是TSV技術的內部連接低功耗特點，相較傳統的IC記憶體邏輯I/O介面功耗表現，至少都能提供大幅的功耗遞減效用，新技術製作之3D IC可以不用顧慮因為增加記憶體所暴增的記憶體I/O會造成SoC晶片的I/O傳輸功耗暴增、而導致整合不易，反而可以有更高的彈性，因應終端設備需求儘可能擴增記憶體的數量與完整I/O設計，讓IC整合工作具更高的設計彈性。

雖說3D IC有這麼多新製程優點，但實際上在最初導入此設計概念時，3D IC也遭遇良率必須提升問題，成本過高也是亟需克服的導入門檻，即便現有大多數的製作問題都一一被改善，但成本問題仍是3D IC的首要改善重點，其中更以TSV技術最需要進一步改善。

而造成TSV成本居高不下關鍵在於，TSV成本與實際在IC內的深度、寬度比例數量所影響，加上IC面積在微縮目標上，為設計中錙銖必較的關鍵數值，而TSV所需的傳輸路徑管道截面積，就必須限制或大幅壓縮，務求將TSV傳輸路徑的截面積縮到最小。

壓縮TSV路徑截面積 薄化晶圓成關鍵製程

想將TSV路徑截面積壓縮，設計方案可以將矽晶圓之厚度壓縮在低於50微米，而矽晶圓薄化設計也會對於SoC製成最終產品的厚度限制有益，尤其是針對智慧型行動電話、平板電腦這類需大幅壓縮SoC尺寸的設計方案中，晶片便更小、更薄都有助於展品微縮與薄化設計要求，但過薄的晶圓厚度，卻會相對使晶圓製程的可靠度造成影響，且晶圓在運送與組裝過程也會顯得易碎、脆弱。

針對晶圓薄化的改善策略，目前可用方案為採行暫時採接合製程(Temporary bonding)，來強化薄化晶圓的材料特性，目的在於讓已薄化之晶圓，可在後續3D IC製程中提供更高的材料穩定度，尤其在薄化與晶圓背面之表面處理後，device wafer與載具進行分離，再加上3D IC製作所需之切割、堆疊和封裝程序。

晶片？晶圓接合技術與暫時接合技術

另一方面，採行晶片？晶圓接合技術(chip-to-wafer bonding)為全新晶片堆疊製作方法，chip-to-wafer bonding技術優點在於接合製程進行前，可先進行晶片測試確保進行接合的晶片均為品質合乎要求的裸晶(Known Good Die；KGD)，避免完成IC製作後才發現其中幾片裸晶出現不良，造成成品良率問題。

在製作3D IC為提高整合效益，各功能晶圓薄化製程是不可免的策略作法，由於晶圓進薄晶圓製程仍有多道處理程序，而為了提升薄化晶圓穩定度採取Temporary bonding，但進行3D IC製作前又需進行剝離製程，在接合與剝離之間都必須保持晶片本身的良率，同時接合後使用的接合材料，亦必須因應接合材料、被接合材料的內部硬力變化，維持薄化晶圓的內部應力，同時維持晶圓正面/背面的表面平滑，這些都是進行Temporary bonding的關鍵問題。

尤其是進行製程中的接合與剝離過程中，在製程進行時勢必會讓晶圓正面與背面產生表面不平滑之狀態，晶圓的表面狀態改變也會影響晶片的電氣特性，而盡力避免薄化晶圓出現破損、提升良率，進而降低生產成本，則是3D IC以TSV技術進入量產的關鍵重點。

相同地，在3D IC的成本降低方案中，也有越來越多方案為採用新開發的材料，來進行幾項容易影響IC製造成本的設計改善，例如，將原先採矽材質的中介層改用玻璃材料等...。總而言之，現有IC業界越來越重視3D IC製程技術發展，並將3D IC視為延續原有已面臨發展瓶頸的摩爾定律之新技術突破點，尤其在2D晶片遭遇的發展限制，在3D IC商品化後，都能一一改善、解決，若3D IC能再利用Temporary bonding、chip-to-wafer bonding多項技術改善製程難題、同時降低製造成本，勢必能令終端產品的薄化、功能整合設計目標更容易達成。