3D系統級封裝技術的挑戰與機會

3D IC可利用垂直向的堆疊與直列式的擴充，達到充分運用封裝空間的效用。

隨著消費性電子產品在體積上持續微縮、功能不斷加強，造成產品在開發階段面臨更多可用機構空間、元件效能方面的整合限制，較釜底抽薪的作法是採行新一代的3D IC元件技術，將大量功能晶片形成單晶片解決方案，大幅減少離散元件體積與佔位面積，實踐更小體積的產品設計方案...

在產品持續朝小型化、多功能、高效率發展的態勢下，工程師在開發相關產品所面對的挑戰更加嚴苛，如何在有限的產品體積塞入更多的功能、更強的效能與更長的電池續航力，已經成為必須重視的產品開發問題。

而縮減產品體積最有效率的處理方式，為利用整合晶片的設計方案，將多數離散元件整合在單一晶片，自然減少了關鍵元件的佔位面積，尤其是針對面積較大的記憶體、通用處理器、DSP、顯示晶片...等功能性晶片，若可整合在單一元件，自然可以將PCB尺寸進一步壓縮。

利用空間橫向排布 提高IC功能密度

常見的晶片整合方案，為採取垂直堆疊的方式進行，而關鍵晶片的堆疊有其限制，有廠商將腦筋動到橫向功能元件排佈，這也是現在熱門的3D IC封裝的熱門關鍵。目前業界對3D IC定位思考方向並不一致，多數只要晶片(die)置於基板(substrate)上，就等於是最簡單的3D IC整合形式，但實際上這類晶片整合形式與直接將晶片焊接於PCB載板並無不同，製作難度也相對較低，多數量產形式也僅是3D Package。

實際上3D IC技術的困難處在於，採3D Package的內部元件為處於離散狀態，IC內的元件週邊為利用焊線(bonding wire)進行功能連接，而3D IC再利用垂直、水平方向的元件整合，進而提高整體元件的功能集積密度，可在極小IC空間內塞入大量元件，而讓單一IC元件擁有豐富的功能，甚至縮小PCB載板佔位面積，也是3D IC的最大優勢。

3D IC在90年代被業界稱為垂直整合積體電路(Vertically Integrated Circuits；VIC)，或者稱作CUBIC(cumulatively bonded IC)，也有3D integration、VSI(vertical system integration)、3D configuration、VIP(vertical interconnect package)...等不同說法，但事實上都與3D IC的觀念差異不大。

3D IC內部的堆疊形式

3D IC內部，不管是採3D(3度空間)整合、或是垂直整合(VSI)，實際上的作法多大同小異。3D IC以類似PCB的基礎載板為基礎，再向上、向左或向右進行功能晶片堆疊與排列，在元件方面的單純堆疊為垂直方向功能強化，若要3D IC充分發揮效益，則需要透過3D製程的橫向擴增功能。

3D IC的製作關鍵在於基板(substrate)設計形式，一般的3D IC功能整合，會嘗試將substrate夾層間再預先設置銲錫隆點(solder bump)，這會讓3D IC晶片還能自左、右橫向併接更多功能晶片，擴充更多晶片功能。

從3D IC整體設計觀察，這其實已經是一個「System in a Cube」的開發觀念，即在立方體中提供應用功能的整合彈性。3D IC的整合技術雖然概念新穎、邏輯上也具實用價值，但實際面對生產時，則單純採垂直堆疊擴充功能的設計方案將會遭遇更多技術挑戰。

基於Cube系統化概念 異質功能晶片整合更富彈性

而最大的應用優勢，應不只是邏輯電路的功能擴充與整合，基於Cube系統化概念，3D IC反而更適合用在異質功能晶片(die)的整合，例如，數位邏輯電路與類比IC元件整合，或是其他更有趣的整合方案。

然而，水平擴充功能的製作方式，其後段組裝、封裝製程較為繁複，目前較常見的仍以功能性晶片的堆疊製作為主。而堆疊形式亦分為電晶體堆疊(Transistor Stacking)、 封裝式堆疊(Package Stacking)、 晶元堆疊/晶元片堆疊(Die Stacking/Wafer Stacking)等3種層次。

電晶體堆疊也就是將電晶體做成非平面形式。封裝層次的功能堆疊就是將不同封裝形式的晶片，再以另一個更大的「封裝」來進行功能堆疊(例如SiP)。SiP(System in Package)、SoP(System on Package)、PiP(Package in Package)、CoC(Chip on Chip)、 SCSP(Stacked Chip Scale Package)甚至是晶片內嵌元件(Embedded Device)...等，都是常見的製作形式。

至於晶元堆疊或晶元片堆疊，即是將不同晶粒、晶圓片，利用Die-to-Die、Die-to-Wafer或Wafer-to-Wafer採行Bonding的接合方式進行整合，晶元堆疊或晶元片堆疊也有人稱之為無接觸型3D IC(Contact less 3D IC)。

晶元堆疊式3D IC 半導體製程大挑戰

而3D IC在製程上較大的挑戰，即是最高程度的晶元堆疊/晶元片堆疊式的3D IC整合，尤其是晶元堆疊結合矽穿孔(Through Silicon Via；TSV)半導體製程技術難度更高。一般而言，TSV也因不同公司掌握技術的差異，產生不同的解讀。

大致上的區分，包括銅釘貫通矽晶導孔TSV(Copper-nail TSV)、銅栓式TSV(Copper Plug)、晶圓貫穿孔(Through-Wafer Via)、晶圓貫穿接線(Through Wafer Interconnect；TWI)、SMAFTI(Smart Connection with Feed-Through Interposer)、矽穿洞電極(Si Through-hole electrodes)、矽穿透式電極(Si through-electrodes)、矽穿封裝孔(Through Package Via；TPV)、TMV(Through Mold Via)、凸塊/凹槽法(bump/pool contact)、SSI(Silicon-Silicon Interconnection)、矽壕溝(Si Trench)等製作形式。

而不同技術發展也有其適用性，以SMAFTI技術來說，2006年NEC以此技術用於影像處理系統需要的邏輯和記憶體晶片整合，在晶片內建構超過1,000個以上3D晶片IC連結。SMAFTI技術為晶圓級封裝技術，使用聚醯亞胺樹酯介電層與銅建構中介層布線線路，內部線路採取銅銜接，因此具備100Gbps傳輸速率、降低功耗...等應用優勢。NEC SMAFTI技術為堆疊記憶體與處理器的系統晶片整合，技術較SiP更簡單，製作成本更低，同時亦可維持較佳的記憶體傳輸頻寬，此技術最多可堆疊8層記憶體。

另一個較有趣的微矽穿洞電極(Si Through-hole electrodes)技術，此為瑞薩電子(Renesas Electronics)應用3D IC的形式之一，Si Through-hole electrodes的技術重點在electrode電極概念，與一般傳統認知的電極呈現形式較為不同。艾克爾(Amkor)則使用針對PoP技術發展的TMV，不同於TSV為採用穿透矽基底為基礎，TMV利用Mold來進一步加強PoP的封裝密度。