3D IC矽穿孔Via-middle技術方案快速發展

3D IC運用多晶片堆疊，但晶片運行將使元件的熱處理設計難度增加。Texas Instruments

TSV(Through-Silicon Via)矽穿孔是發展3D IC必經的技術門檻，進行TSV的方案相當多，選擇不同方案即會影響加工流程、製程難度、產品特性，綜合發展TSV初期能見度較高的Via-last、Via-first外，以Via-middle具TSV通道內徑小、可發展高屏頻寬、高密度整合應用最為亮眼…

對於先進產品的設計需求，核心應用晶片元件勢必得面對體積、效能與功耗三大問題，而這三個問題目前都可以透過3D IC技術方案獲得解決，只是3D IC製作方案選擇相當多，選用不同方案不但影響製作流程，連同成品的使用效益、特性與製造成本均會因此大受影響。

3D IC新製程呼應高頻、低功耗與體積微縮產品開發需求

若是就現有的產品設計趨勢觀察，更輕、更小、更快與更省電似乎是新產品相當常見的行銷語彙，轉化成產品設計方向與概念，所要求的更輕、更小即體積的微縮與改善；更快即運作效能提升；更省電不外乎在整體系統的節能與功耗改善。檢視新款產品的設計需求，三大改善產品特性的關鍵指標，均可以透過關鍵元件改善製程與整合設計需求。綜合前述，在眾多TSV矽穿孔3D IC製作技術中，以Via-middle較能滿足高頻、低功耗與體積微縮三大設計趨勢。

再檢視現有3D IC製作方式，所謂的Via-middle矽穿孔製程，目前多用於新世代的記憶體整合設計中，例如美光力推的Hybrid Memory Cube，或是JEDEC推廣的Wide I/O記憶體方案均可使用的製作方案之一，而採行Via-middle製程方案，可以讓元件、矽穿孔與後段製程由記憶體製造廠自行完成製作細節，至於晶背製程、封裝，則可透過封裝廠或記憶體廠完成。

Via-middle矽穿孔製程繁複

一般Via-middle矽穿孔製程製作方式為將CMOS製作完成後，於對應位置進行TSV線路孔蝕刻，再以蝕刻方法進行矽穿孔程序，完成穿孔後，利用SACVD(Sub-atmospheric Chemical Vapor Deposition)次大氣壓化學氣相沉積(或其他Chemical vapor deposition(CVD)製程處理)，讓原有完成的矽穿孔管壁內形成一層絕緣襯墊(Isolation Liner，如氧化矽材質)，確保IC的基礎材料形成電性絕緣狀態。

緊接這再利用Damascene(大馬士革法)處理矽穿孔的銅製程處理，另再施以化學機械研磨(CMP)製程處理。完成後可進行Metal 1後段金屬層製程製作程序，再於金屬層與凸塊完成後、把晶圓Carrier(載片)進行接合，再進行矽晶背研磨(Grinding)，研磨到部分不需要的材料(尚未到達矽穿孔位置)改採行矽乾蝕刻進行晶背矽穿孔的Protrusion處理，再搭配CMP移除矽穿孔的絕緣層將材料的銅的Revealing完成裸露程序。

完成銅裸露仍須製作RDL繞線與Under Bump Metallurgy(UBM)凸塊，才能將原有的Carrier(載片)移除，這麼繁複的程序僅算完成一層薄化晶圓的完整製程，若製作相關複疊層處理流程將會更繁複。

另針對堆疊製程的差異，3D IC可選擇晶圓對晶圓W2W(Wafer to Wafer)，或先將原有的晶圓切割成單位晶片，以晶片對晶片方式進行覆疊更多功能或單元晶片。

Via-middle可採晶圓對晶圓  或晶片對晶片生產

實際上採行Via-middle矽穿孔製程、製作並覆疊功能晶片的手法，實際製作的程序相當複雜，若後段是採用晶片對晶片的覆疊晶片處理，這將會造成大量的人力耗費，但如果是用了晶圓對晶圓W2W方式進行生產，是目前量產Wide I/O或HMC等進階規格型3D IC產品較有效的製作形式。

在3D IC中，各功能層的矽基板即透過堆疊架構，層與層的功能連結則透過預先進行TSV矽穿孔再透過製程進行各功能層的連結，若整合的層數高(功能或容量大)，即代表製作處理難度、成本與耗時會相對增加，這對於IC產業是不樂見的結果；為了加速TSV處理速度與各層連結的加工速度，必須將每一層功能晶片進行積極薄化處理，只要功能晶片(晶圓)變薄了，TSV開孔程序處理會更簡潔、快速，各層的連結加工也會增加不少製作效率。

3D堆疊晶片產生更多生產瓶頸  需技術克服

對矽基板的薄化，也並非越薄越好，觀察矽基材料的物理特性，晶圓基板過度薄化若薄至50~60微米以下，所製成的晶圓就會如同紙張般為略具可撓微曲特性，材料的變形對於後續製成與TSV孔的連結也會形成新的困擾。

為了方便進行晶片磨薄程序、又不想使晶片出現撓曲問題，一般作法會使用載盤(Carrier)進行晶圓的托持與保護，便於製程中為該晶圓進行多樣加工處理。雖說Carrier可有效防止功能晶片變形、破損，但要將製程中已經掛載於載盤的晶圓取下，或進行材料貼合處理、再加工處理，進行這些程序仍有晶圓出現耗損問題，如何有效剝離基材、進行晶圓的整合再加工，成為這類需要載盤製程的成功關鍵。

至於現有也相當熱門的Via-last TSV技術方案，與Via-middle技術方案相比較，在此技術中，Via-last TSV技術方案為3D IC的後製製程，也就是在晶片都堆疊好了之後再進行TSV矽穿孔程序。Via-last工法的好處是，在TSV製作可與晶圓製作程序切割，這對Fabless業者與Package House業者能有較大的切入空間，無晶圓廠業者也利用此製程發展可重複使用的矽智財產品。

Via-last/Via-middle各具優勢

無論如何，3D IC肯定會是未來IC製造、設計的趨勢，只是相關製程發展仍待相關業者積極投入研究，進行材料、生產設備、製程、測試方法、電腦輔助設計等3D IC開發問題。

若觀察不同TSV在3D IC的製作方法與特性，會發現Via-first技術方案由於製作過程必須確保開孔的完整度、孔內亦不能有汙染物增加製程良率問題，相關業者投入並不積極，反而是較青睞Via-last、Via-middle技術方案。而在實務的3D IC量產應用，不同的製程技術最大的挑戰就是成本優化議題，Via-middle為具晶圓廠業者較有機會投入，而Via-last技術方案對於封裝廠極有機會參與，至於成本優化關鍵在於製程步驟、材料與機台設備各方面改善的總和成果，而其中製程步驟是影響成本的關鍵因素，因為選擇製程即決定了材料與機台。

除3D IC的製程是相關業者的極大挑戰外，其實3D IC仍有其他問題尚待克服，例如，3D IC由於設計複雜度相對提升，設計軟體也必須同步更新達到所需的設計需求，設計軟體的支援度不夠就很容易影響後段生產現場的實際表現，即便現有2D IC已具備相當豐富的設計工具，在轉換至3D IC設計時如何因應更繁複的線路設計與模擬需求，必須累積更多製作經驗進行改善。

另以往2D IC的測試相對容易執行，在3D IC中原有IC內的打線連接已經換成了更精密的TSV線路，該如何完成非破壞性的測試流程也是產製3D IC的大問題。

3D IC最大的優勢在其高度的功能晶片整合，但當多晶片被封裝在單一3D IC元件中時，各功能晶片產生的運行熱源就會形成散熱處理瓶頸，如何使多晶片達到有效散熱是開發3D IC的大挑戰。