3D IC製程的技術優勢 促成記憶體效能改善關鍵

HMC方案為將記憶體晶片與部分控制單元整合，達到節能、高傳輸效能等效益。Micron Technology

目前在3D IC製程方面，由於採用3D IC概念製作的元件具高度整合效益，剛好呼應現有市場產品需求，成為當紅的IC封裝設計方案，但3D IC製程仍有相當多技術困難，須逐一改善技術、優化製程...

在IC製程中，以往舊有的製程與封裝方法，能縮減元件尺寸的幅度有限，因此業界提出將IC內部連接不再僅限於元件平鋪置放的單純線路打線方案，而是改用除水平向的線路外、也加上垂直向的線路製作與設計，形成3D IC的設計基礎概念。

3D IC製程繁雜  進入門檻高

但IC製作要達到3D化，其關鍵在於立體化的線路在多晶片的條件下如何被製作出來！在理論上談3D IC看似輕鬆容易，但實際導入IC量產，就會碰到相當多技術困難。

以3D IC技術來說，矽穿孔製程TSV(Through-Silicon Via)是實踐次世代的記憶體、功能晶片堆疊整合標準的關鍵連接技術，以前利用打線連接(Wire Bonding)的連接方式，在面對複雜度更高的整合需求時，已經產生相當多問題，例如打線的導通線材本身佔據的空間相當大，形成晶片微縮的阻礙，另多晶片整合時晶片覆疊的晶片間線路連接，因製作複雜，也會降低產品良率，面對多種晶片整合的連接複雜度與線路特性，都將影響製作後的產品特性，尤其是尺寸的微縮已被製法所限制，業界必須思考更突破的技術方案。

其中TSV是目前最受矚目的連接方案，加上Wide I/O與HMC(Hybrid Memory Cube)等新興記憶體規格，均選擇改以立體堆疊結構達到大幅擴增單位體積可容納的儲存容量，這也讓矽穿孔技術的市場重要性逐步上揚，吸引半導體標準組織、相關業者積極進行TSV相關技術研發。

TSV製程促使IC內部線路佈局更彈性

現有TSV製程技術，由於將IC內部連接方式進行更富彈性的設計，線路佈建可以視整合晶片的特性選擇最佳化的內部佈線策略，對於IC界的摩爾定律(Moore’s Law)來說，IC本身的功能性整合可以因為晶片堆疊與連線技術改善爭取更多發展空間，而TSV方案將晶片信號傳送距離大幅縮短，相對獲得更高的內部連接傳輸頻寬效能。

晶片本身也可以因此調降消耗在訊號傳輸的介面驅動電能，讓產品本身的功效相同(甚至更好)、功耗更低，甚至可以進行異質晶片的封裝整合，透過TSV技術加值提升整合產品的效能與特性表現。現有TSV技術已獲得記憶體、CMOS Image Sensor、行動處理器、高速運算系統處理器產品導入，而對於異質核心產品，在導入矽中介層(Interposer)設計方案，也可令異質整合晶片因3D IC技術加持提升其產品效益。

TSV製程種類多  整合特性差異大

若細分TSV製程種類，其實可以對連接方式的製作方案細分成Via-first、Via-Middle、Via-last、After Bonding等。以Via-first製程方案來說，為在晶圓製作之初仍未進入NMOS、PMOS元件製作之前，先在製作過程進行TSV處理，等到TSV程序完成後再接著原有的CMOS相關製程。

至於Via-Middle製程方案，則是選擇在NMOS與PMOS等元件製程完成，再進行TSV加工製程，相較於Via-last製作方案來說，Via-middle製作連接線路的技術方案，可以做出孔徑更小的TSV通道，等於是線徑更小的設計，通道線徑縮小可以提供更高密度的垂直向連線線路製作空間，這等於是提升了3D IC晶片層與層之間的資料傳輸線路設置空間，因為線徑小，對於可設置的高頻線路條件更佳，也更適合高頻寬的傳輸連接設計需求，Via-Middle製程方案是相對適合需要在3D IC各晶片核心間傳送大量資料的應用系統。

而Via-last製程方案，為在已完成之晶圓上，透過利用Laser或DRIE(Deep Reactive Ion Etching，深反應性離子蝕刻)進行TSV的線路製作，因為Via-last製程方案可在產品出了晶圓廠後進行加工，因此吸引封裝廠競相投入Via-last製程方案開發。

Via-last製程方案也不是沒有缺點，因為透過Via-last製程方案製作出來的TSV孔徑較大，這會使得TSV的線路密度受限，讓Via-last製程的TSV方案僅較適合不需大量TSV傳輸線路的製作需求，由於Via-last是將現有的2D晶片製作方式轉換至3D IC的較佳方式，也成為現在相當熱門的3D IC製作方案。而Via-last製程，還可再細分為自晶圓前面挖洞孔、與自晶圓背面挖洞孔兩種製作方式。

最後是After Bonding製程方案，After Bonding製程方案為，先在兩片晶片(Face-to-Face)完成接合後，再進行TSV線路製程加工。

TSV有助於改善設計產品之功耗、傳輸頻寬

受限於3D IC佈線與實作的技術難度高，相關產製經驗有限，早期採行3D IC導入TSV的設計方是，大多用在同質(Homogeneous)的晶片整合之用，一方面也是基於成本考量而未在高複雜度晶片使用3D IC方案，而3D IC方案要能成功，關鍵仍在於成本考量，另在產品設計的複雜度、封裝、測試、供應鏈整合等問題，也是發展3D IC的設計關鍵。以目前導入3D IC較積極的記憶體產製業者來說，透過3D IC技術可讓產品的記憶容量獲得大幅增長，因為擴增容量可以利用記憶體晶片堆疊擴增，內部線路連接受惠於TSV技術方案，在傳輸頻寬、元件功耗均可獲得改善，尤其是現有的Wide I/O、HMC等應用均具導入效益。

尤以JEDEC所訂定的Wide I/O應用、Micron等廠商提倡的混合記憶體方塊(Hybrid Memory Cube；HMC)，目前對終端使用者來說，舉凡智慧型手機、平板電腦，都需要強大的記憶體架構支援，不只是容量上的要求相當大，對於效能的要求也相當高！以行動裝置用量極大的DRAM產品來說，主要的核心應用技術將會是以Wide I/O與LPDDR3(低功耗DDR3)記憶體技術規格為兩大發展主軸。

隨著智慧型手機普及度大增，人們已養成即時將影片、音樂等大容量檔案分享給朋友的習慣，不僅帶動行動記憶體市場，也使得記憶體對頻寬的需求愈來愈高。例如目前iPhone 5等高階手機所搭載的LPDDR2，正迅速往LPDDR3及Wide I/O發展。尤其是Wide I/O與HMC的釋出規格與相關方案、3D IC矽穿孔製程技術，與如何導入TSV方案應用於Wide I/O與HMC標準，均為半導體業未來發展3D IC的關鍵考量。

Wide I/O、HMC新記憶體架構  需透過TSV技術趕上高規格要求

若以Wide I/O技術方案觀察，Wide I/O為JEDEC在2011年12月所制訂，在JESD229規格書中，現有Wide I/O規格具四通道、單通道傳輸率(Single Data Rate；SDR)高達128位元，每通道包含300個I/O，共1,200組I/O，檢視規格若DRAM選擇於200MHz運行、I/O Bus Clock傳輸速率可達100Gbit/s，記憶體頻寬可達到12GB/s。若採行3D IC製程來實踐設計需求，可利用TSV處理製作I/O，使Wide I/O設計的產品可兼具高速傳輸與低功耗表現特色。一般來說，選用導入TSV製成的記憶體產品，對IC內部的連接線路頻寬可以因此提升100倍，而利用TSV實作的記憶體晶片，亦可改善約40%功耗損失。

此外，由Micron等廠商倡議建構的Hybrid Memory Cube設計方案，若僅就記憶體規格面進行比較，Hybrid Memory Cube與常規DDR3記憶體相比，Hybrid Memory Cube在傳輸率有15倍提升，而Hybrid Memory Cube在元件上的整體功耗表現，也僅有DDR3的30%能量即可運行，在效率提升與節能方面均具有大幅改善效益。而Hybrid Memory Cube能獲得這麼高的效益提升，主要是因為利用TSV內部連線取代傳統佈線，另在晶片同時整合邏輯電路與控制單元，實踐在超高頻匯流排的整合設計方案。